一種高速EM CCD 圖像傳感器CCD97時序驅動電路的設計方法

EMCCD （ E lectr on Mult iply ing Charg e Co upledDevice） 是新一代高質量微光成像器件。與傳統CCD（ Charg e Coupled Device） 相比， 它采用了片上電子增益技術， 利用片上增益寄存器使圖像信息在電子轉移過程中得到放大， 這使得它在很高的讀出速率下仍具有相對很低的讀出噪聲， 能在微光源下高分辨力成像。

　　EMCCD的這些特性使其在航天微光目標探測、微光生命科學成像、軍用高性能夜視探測等領域具有極大的應用潛力。EMCCD 驅動電路是EMCCD 應用的核心技術， 其性能直接影響到成像質量。目前常用的時序產生方法有以下幾種：

　?。?1） 直接數字電路驅動法。這種方法原理簡單， 容易實現。但是邏輯設計較復雜， 調試非常困難， 而且在實際電路中因使用芯片較多， 為整個系統帶來不可靠性。

　?。?2） MCU 驅動法。該方法是通過編程MCU 的I/ O端口來獲得CCD 驅動脈沖信號的。這種方法的靈活性好， 精度也可以很高， 對不同的CCD 器件只需要修改程序即可。由于CCD 的驅動頻率為MHz 級， 使得選用MCU 器件的工作頻率必須很高（ 提高了硬件成本） , 同時因頻繁的中斷和任務調度使MCU 效率很低。

　　（ 3） EPROM 驅動法。這種驅動電路一般由晶體震蕩器、計數電路和EPROM 存儲器構成。這種驅動時序產生方法， 結構簡單、明確， 調試容易， 缺點是結構尺寸太大， 對于實現復雜的驅動時序有較大困難。

　　（ 4） 專用IC 驅動方法。這種方法就是利用CCD專用IC 來產生時序， 集成度高， 功能強， 使用方便。對攝像機等視頻領域應用的CCD 或三元彩色CCD, 這種驅動方法是首選。一般由相應的CCD 廠家提供。

　　另一種更有效的方法就是使用CPLD, FPGA 等大規(guī)模可編程邏輯器件實現。通過對該邏輯器件的編程，能實現任意復雜的時序邏輯， 且調試方便， 只使用一片集成電路以及少數外圍器件， 故可靠性高。本文即采用這種方法， 實現了CCD97 所需的12 路驅動時序。

　　1 CCD97 簡介

　　CCD97 是E2V 公司的背照式低照度CCD 圖像傳感器， 有效像素512 × 512, 像素大小16 μm × 16 μm, 它是幀轉移型CCD, 芯片采用反向輸出模式抑制暗電流，其靈敏度高， 噪聲控制方面精益求精， 由于采用新的輸出放大電路， 使它能在11 MHz 的像素讀出速率下， 以低于1 電子/ 像素的超低噪聲工作， 其量子效率高達92. 5%。它獲取圖像速度快， 具有正常CCD 和EMCCD雙讀出模式。在微光成像系統中更具有優(yōu)越性， 能實現真正意義上的24 h 實時監(jiān)控。

　　2 驅動電路的設計

　　2. 1 CCD97 驅動電路的要求

　　成像區(qū)向存儲區(qū)的轉移波形如圖1 所示。

圖1 成像區(qū)向存儲區(qū)的轉移波形

　　信號電荷在增益寄存器中的轉移波形如圖2 所示。

　　圖2 為信號電荷在增益寄存器中的轉移波形， 轉移脈沖RΦ2HV 的高電平必須先于RΦ1 和RΦ2 到達， 同時RΦ1 和RΦ2 需要交替變化。

圖2 增益寄存器信號電荷轉移時序相位關系

　　幀轉移時序如下：

　　IΦ 與SΦ 為幀轉移脈沖， RΦ1, 2, 3 為行轉移脈沖。IΦ 與SΦ 的典型工作頻率為1 MHz, R Φ 的工作頻率為11 MHz。

　　在I 1, 2 和I 3, 4 反向時序下， 將成像區(qū)圖像信號逐行轉移至存儲區(qū)。需要轉移的行數為512+ 8+ 8= 528。

　　行轉移時序圖：

　　與幀轉移結束， 在轉移時序R 1, 2, 3 以及R HV的時序作用下， 存儲區(qū)的圖像以行為單位進行轉移， 逐像素通過移位寄存器組， 然后從讀出放大器讀出（ EMCCD讀出模式） , 其操作時序如圖3 所示。

圖3行轉移時序圖

　　CCD97 所需的電壓和波形如表1所示。

表1 CCD97 時序信號的電壓需求

　　由CPLD, FPGA 等可編程器件發(fā)生的時序邏輯冒充為TT L 型， 要想它能驅動CCD97 工作， 必須按照表1進行電平轉換。

　　2. 2驅動電路的設計：

　　該系統選用的FPGA 芯片為Altera 公司Cyclone系列的FPGAEP1C3T 100, 其有100 個管腳封裝， I/ O的電源為3. 3 V , 內核電壓為1. 5 V, 有1 個鎖相環(huán)（ PLL） , 2 個專用全局時鐘輸入管腳CLK0、CLK1, 5 個雙重用途時鐘管腳DPCLK。EP1C3T100 是SRAM 型的可編程邏輯器件， 本身并不能固化程序， 因此需要通過一片FLASH 結構的配置芯片來存儲邏輯配置信息。

　　從Altera 公司提供的數據手冊， 可知Cy clo ne 系列的FPGA 僅支持EPCS1, EPCS4 以及EPCS16。而選用的EP1C3T 100 中， 其原始二進制文件大小為627 376 b, 使用EPCS1（ 1 048 576 b） 的配置芯片。使用EPCS 配置芯片在主動串行模式（ A S） 下（ MSEL[ 0. . 1] 置地） , 即可實現上電后， 將存儲器件中的數據傳送到EP1C3T100 中。系統通過ARM 加載驅動程序實現對FPGA 的配置， 驅動FPGA 產生CCD 的工作時序。本系統選用Atmel 公司的AT 91RM9200 的處理器。它是基于ARM920T 內核， 主頻為180 MHz, 運行性能可達200 MIPS, 擁有獨立的16 KB 指令和數據Cache, 并配備有16 KB 的SRAM 以及128 KB的ROM。

　　EP1C3T 100 芯片內含1 個PLL, 外接40 MHz 有源晶振為PLL 提供時鐘。時鐘模塊通過Quartus 的megafunct ions 下的altpll 配置生成。采用非補償模式， 輸入/ 輸出時鐘比為5 ：1, 輸出的2 路時鐘c0, c1 均為200 MHz。其中c0 為clk_gen 模塊提供基礎時鐘。

　　同時c1 產生相位需要調整的RΦ2HV, 用以滿足CCD97 增益寄存器轉移過程中的嚴格時序要求。

　　在FPGA 時序發(fā)生設計中， 依照CCD97 工作的流程， 進行逆序設計。從最高頻率的像素移位讀出時鐘到行轉移時鐘最后到幀轉移這樣的流程進行設計。框圖如圖4 所示。

圖4 驅動時序設計框圖