基于FPGA的面陣CCD驅(qū)動電路的設(shè)計

圖1中，φPA為幀時鐘，高電平時為光積分階段，低電平時為電荷轉(zhuǎn)移階段。φP1～φP4為幀轉(zhuǎn)移脈沖，在光積分階段時不變，在電荷轉(zhuǎn)移階段時同行轉(zhuǎn)移控制信號φM1～φM4一起完成整幀的轉(zhuǎn)移。在光積分階段，行逆程狀態(tài)時，幀存儲區(qū)各行的信號電荷在行轉(zhuǎn)移信號φM1，φM4控制下向水平移位寄存器方向平移一行，讀出寄存器時鐘φL1，φL2不變；行正程狀態(tài)時，水平移位寄存器中的像元電荷在讀出寄存器時鐘φL1，φL2的控制下逐次經(jīng)過輸出放大器輸出。每讀出一行信號，進行一次行轉(zhuǎn)移。一幀圖像傳完后，再進行下一幀圖像的幀轉(zhuǎn)移。
1．2 基于FPGA的CCD驅(qū)動時序的實現(xiàn)
可編程邏輯器件FPGA具有集成度高、速度快、可靠性好及硬件可編程的特點，開發(fā)靈活、易于維護、非常適合CCD驅(qū)動的設(shè)計。設(shè)計選用的是Xilinx公司Spartan3系列的XC3S50，在分析CCD驅(qū)動時序關(guān)系的基礎(chǔ)上，采用硬件編程語言VHDL編寫，開發(fā)軟件為ISE 10．1。
程序輸入為40 MHz主時鐘CLK，由外部晶振提供，輸出為十三路驅(qū)動信號。設(shè)計采用單路輸出的方式，輸出數(shù)據(jù)速率選為10 MHz。使用全部1 024×1 024個有效像元，在水平方向上，有效像元加上隔離元、黑參考元等共1 056個像元。在垂直方向上有效像元加上啞像元、黑參考元等共1 056行。進行適量冗余設(shè)計，再考慮幀轉(zhuǎn)移和行轉(zhuǎn)移所占用的時間，幀頻為每秒8幀。復(fù)位時鐘OR由主時鐘四分頻得到。由于CCD各驅(qū)動信號間要嚴格地滿足時序關(guān)系，且波形比較復(fù)雜，程序采用多進程，多計數(shù)器循環(huán)嵌套的方式實現(xiàn)。幀時鐘φA為最外部循環(huán)，在光積分階段，由行逆程和行正程組成第一部分內(nèi)循環(huán)，由主時鐘分頻、計數(shù)設(shè)計完成，同時產(chǎn)生行脈沖信號，對行脈沖信號計數(shù)產(chǎn)生幀周期；在電荷轉(zhuǎn)移階段幀轉(zhuǎn)移脈沖φP1～φP4(行轉(zhuǎn)移控制信號φM1～φM4)組成第二部分內(nèi)循環(huán)，信號間的時序關(guān)系由主時鐘分頻、移位實現(xiàn)。
在設(shè)計上，需要注意以下兩點：
(1)幀轉(zhuǎn)移脈沖φP1～φP4的占空比為5：3，因此先用一個八進制的計數(shù)器設(shè)計出占空比為5：3的脈沖，再由幀時鐘φA的控制及移位操作來實現(xiàn)其嚴格的時序。
(2)對于φA和φP1～φP4，手冊上對其波形的邊沿變化時間有限制，對于時間上限，由于信號從FPGA輸出之后是通過驅(qū)動器EL7212驅(qū)動后送入CCD的，而EL7212輸出波形的上升及下降時間的最大值已滿足此上限要求；對于時間下限，可在CCD管腳附近增加電容和電阻調(diào)節(jié)波形邊沿的陡峭度來滿足要求。
1．3 CCD驅(qū)動時序的仿真
設(shè)計采用ISE 10．1自帶的仿真工具對時序進行仿真，并對Xilinx公司的FPGA芯片XC3S50進行配置下載，通過功能仿真驗證設(shè)計的可行性。驅(qū)動時序的仿真結(jié)果如圖2，圖3所示。