雙DSP的多路視頻監(jiān)控系統(tǒng)設(shè)計(jì)

3．5 存儲(chǔ)空間擴(kuò)展
DM642采用存儲(chǔ)映射的方式來組織存儲(chǔ)空間，其中二級(jí)緩存映射在0x00000000～0x0003FFFF(共256 KB)，外部存儲(chǔ)器空間映射在0x80000 000以后的地址空間中。外部存儲(chǔ)空間又分為4個(gè)可獨(dú)立尋址的空間，自地址0x80000000其各占256 MB，每個(gè)存儲(chǔ)空間對(duì)應(yīng)一個(gè)CE空間控制寄存器，通過寄存器設(shè)置每一個(gè)空間的存儲(chǔ)器類型。
DM642通過EMIF(External Memory Interface)存儲(chǔ)器接口訪問片外存儲(chǔ)器，它集成了數(shù)組總線、地址總線、異步控制總線及SDRAM、SBS-RAM控制總線，支持SDRAM、SBSRAM、Flash等存儲(chǔ)器無縫接口設(shè)計(jì)。將空間配置成64位寬度，只用于SDRAM內(nèi)存的映射；空間配置成8位數(shù)據(jù)寬度，用于Flash存儲(chǔ)空間擴(kuò)展；、本設(shè)計(jì)中未使用，留作將來擴(kuò)展使用。
3．5．1 SDRAM接口
DM642的EMIF接口擁有SDRAM控制器接口，可以實(shí)現(xiàn)與SDRAM芯片的無縫連接。將子空間配置為64位的SDRAM接口，將兩片4M×32位的SDRAM拓展成4M×64位，在子空間的具體地址定位為0x80000000～0x81FFFFFF。SDRAM采用Hynix公司的HY57V283220芯片。它具有4個(gè)物理Bank，每個(gè)Bank的空間為1M×32位，刷新周期為64 ms，可以連續(xù)或者交錯(cuò)突發(fā)讀寫1、2、4、8或整頁數(shù)據(jù)。SDRAM的工作時(shí)鐘由DSP的ECLK-OUT1提供，可由AEA19和AEA20引腳配置為EMIF的CPU時(shí)鐘的1／4或1／6。SDRAM主要用來存儲(chǔ)大量的圖像數(shù)據(jù)。每片DSP需要2片SDRAM，2片DSP就需要4片SDRAM。SDRAM擴(kuò)展原理圖略一編者注。
3．5．2 Flash接口
DM642的外部存儲(chǔ)器接口還提供了異步接口，用于與多種存儲(chǔ)器和可編程外部設(shè)備接口，如SDRAM、E2PROM和Flash存儲(chǔ)器，同時(shí)也包括FPGA、CPLD等。系統(tǒng)為每個(gè)DSP都配置了一片4M×8位的Flash，用于固化程序和初始化數(shù)據(jù)。系統(tǒng)上電或者復(fù)位后，從Flash的0x00000000處開始加載程序和數(shù)據(jù)到SDRAM空間。DSP將EMIF的空間配置為8位異步靜態(tài)存儲(chǔ)器Flash接口。Flash選用90 ns的AM29LV320DT，擁有22根地址線。由于DM642的外部地址總線只有A[22：3]，所以子空間的最大尋址范圍為1M×8位。CE1子空間除了分配給Flash空間外，還分配給狀態(tài)／控制寄存器等資源使用，F(xiàn)lash只占據(jù)CE1子空間的一半尋址空間，最大可尋址范圍為512K×8位，而Flash的設(shè)計(jì)容量為4M×8位。為了訪問整個(gè)Flash空間，需將Flash進(jìn)行分頁，每頁為512 KB，共分8頁，頁地址PA20、PA19、PA18及Flash片選信號(hào)都是來自CPLD。Flash接口電路略——編者注。

4 PCB電路設(shè)計(jì)
DM642的內(nèi)核時(shí)鐘達(dá)到720 MHz，SDRAM總線速度達(dá)到133 MHz，系統(tǒng)屬于高速信號(hào)電路。為了保證系統(tǒng)正常工作，需要考慮傳輸線效應(yīng)、信號(hào)完整性、電源完整性及電磁兼容性等問題，利用高速電路布線知識(shí)設(shè)計(jì)阻抗匹配及層疊結(jié)構(gòu)，并保證良好的供電系統(tǒng)。
首先，一個(gè)良好的疊層設(shè)計(jì)是保證系統(tǒng)的信號(hào)完整性及電源完整性的關(guān)鍵，同時(shí)良好的疊層結(jié)構(gòu)設(shè)計(jì)也有助于電路的布通。本系統(tǒng)中采用8層電路結(jié)構(gòu)，這8層板分層結(jié)構(gòu)為信號(hào)層1一地層一信號(hào)層2一電源層一地層一信號(hào)層3一地層一信號(hào)層4，其中信號(hào)層1和信號(hào)層4分別為Top層和Bottom層。這樣的疊層設(shè)計(jì)使得電源層和地層緊鄰，可以保證系統(tǒng)電源的完整性設(shè)計(jì)；同時(shí)，處于信號(hào)層之間的地層將4個(gè)信號(hào)層有效地隔離開，使得信號(hào)層之間信號(hào)線間的串?dāng)_達(dá)到最小，以保證信號(hào)的回流路徑，從而保證系統(tǒng)的信號(hào)完整性。
其次，對(duì)于系統(tǒng)中的高速總線信號(hào)必須進(jìn)行阻抗匹配，從而減少信號(hào)反射及信號(hào)的過沖。常見的匹配網(wǎng)絡(luò)有串行端接及AC并行端接，考慮到PCB布線空間的影響，總線信號(hào)一般采用電阻串行端接的方式，而模擬視頻信號(hào)線則采用AC并行端接的方式。在系統(tǒng)設(shè)計(jì)階段，可以基于IBIS模型利用HyperLynx仿真軟件進(jìn)行布線前仿真，確定阻抗匹配網(wǎng)路及布線寬度?？偩€系統(tǒng)采用33 Ω的串行端接，而模擬視頻信號(hào)線采用75 Ω的AC并行端接網(wǎng)絡(luò)。
最后，對(duì)系統(tǒng)的電源平面和地進(jìn)行分割，并有效地旁路地和電源上的反彈噪聲，在合適的地方增加去耦電容。去耦電容的分布應(yīng)該盡量靠近去耦芯片，同時(shí)盡量在每個(gè)電源引腳上均勻分布一個(gè)電容。
由于系統(tǒng)是高速信號(hào)處理系統(tǒng)，因此在布線前可以利用HyperLynx進(jìn)行布線前仿真，特別是對(duì)系統(tǒng)中的存儲(chǔ)模塊及網(wǎng)絡(luò)差分模塊進(jìn)行仿真，確定阻抗匹配網(wǎng)路及布線寬度。在布線完成之后還可以進(jìn)行布線后仿真，確保系統(tǒng)的信號(hào)完整性及減小系統(tǒng)的電磁輻射干擾。

結(jié)語
本系統(tǒng)利用TI公司的專用視頻處理芯片TMS320DM642完成雙DSP多路視頻監(jiān)控系統(tǒng)設(shè)計(jì)。與傳統(tǒng)的多路視頻監(jiān)控系統(tǒng)相比，采用雙DSP的多路視頻監(jiān)控系統(tǒng)設(shè)計(jì)簡單，開發(fā)成本低，可廣泛應(yīng)用于煤炭、鋼鐵等工業(yè)現(xiàn)場(chǎng)監(jiān)控的領(lǐng)域。