基于DSP Builder的帶寬自適應(yīng)全數(shù)字鎖相環(huán)的設(shè)計與實(shí)現(xiàn)

分析式(5)中得到的兩個參數(shù)K1和K2，若式中c和ζ為常數(shù)，則參數(shù)K1和K2的變化只與輸入信號頻率ωref的變化有關(guān)，因此，得到的全數(shù)字鎖相環(huán)模型具有自適應(yīng)的特性，這是傳統(tǒng)的全數(shù)字鎖相環(huán)不具有的新特點(diǎn)。

2 帶寬自適應(yīng)全數(shù)字鎖相環(huán)的DSP Builder建模
2．1 DSP Builder介紹
由于FPGA廣泛應(yīng)用，使得EDA軟件QuartusⅡ在很多領(lǐng)域中顯得尤為重要，目前全數(shù)字鎖相環(huán)的設(shè)計多是通過EDA技術(shù)完成，使用FPGA予以實(shí)現(xiàn)。這就需要設(shè)計者對FPGA硬件電路及硬件描述語言VHDL或者Verilog HDL非常熟悉；同時，由于在QuartusⅡ環(huán)境下使用硬件描述語言進(jìn)行編程設(shè)計系統(tǒng)模塊時相當(dāng)繁瑣。而Matlab在搭建系統(tǒng)的數(shù)學(xué)模型方面功能強(qiáng)大，具有專門的建模仿真工具Simulink，可以進(jìn)行圖形化的建模仿真。但是Matlab本身不支持硬件電路，只能完成單純的數(shù)學(xué)模型的建模、仿真。如果把兩者的優(yōu)勢結(jié)合起來，使二者揚(yáng)長避短，則可以使復(fù)雜的電子系統(tǒng)的設(shè)計變得相當(dāng)容易且直觀。
DSP Builder是Altera公司推出的一個面向DSP開發(fā)的系統(tǒng)工具。它是作為Matlab的一個Simulink工具箱出現(xiàn)的，可以在atlab／Simulink環(huán)境下進(jìn)行圖形化建模仿真。DSP Builder中的模塊是以算法級的描述給出的，易于用戶從系統(tǒng)或者算法級進(jìn)行建模，甚至不需要十分了解FPGA本身和硬件描述語言。在DSPBuilder的模塊庫中還提供Matlab和QuartusⅡ的接口模塊Signal Compiler，利用該模塊可以方便地把在Ma-tlab／Simulink環(huán)境下建立的算法或者系統(tǒng)級模型轉(zhuǎn)化為FPGA可編譯的后綴為．vhd的VHDL語言程序。在QuartusⅡ中打開工程文件，可以對生成的程序進(jìn)行編譯、時序仿真，完成后可以結(jié)合FPGA開發(fā)板的引腳情況鎖定引腳，經(jīng)過編譯、適配后即可下載到FPGA開發(fā)板上完成硬件測試和硬件實(shí)現(xiàn)。
2．2 帶寬自適應(yīng)全數(shù)字鎖相環(huán)的DSP Builder建模
該設(shè)計方法就是在Matlab／Simulink環(huán)境下借助DSP Builder簡單、方便快速地建立上述分析得到的全數(shù)字鎖相環(huán)的數(shù)學(xué)模型，各個模塊建模方框圖如圖3所示。按照以上各個模塊方框圖連接，構(gòu)成整個系統(tǒng)模型，并加入系統(tǒng)時鐘Clock模塊和Signal Compiler模塊，即完成整個系統(tǒng)的。DSP Builder建模。其中輸入信號K1和K2是由式(5)計算得到，用6位無符號整數(shù)表示，K1和K2可以隨著輸入信號Phi_ref頻率的變化而自適應(yīng)的做出調(diào)整；Phi_ref和Phi_out分別為環(huán)路的輸入和輸出信號，都采用1位無符號的整數(shù)表示。

3 帶寬自適應(yīng)全數(shù)字鎖相環(huán)的軟件仿真和FPGA實(shí)現(xiàn)
3．1 帶寬自適應(yīng)全數(shù)字鎖相環(huán)的軟件仿真
在圖3建立的模型基礎(chǔ)上，該設(shè)計首先對帶寬自適應(yīng)全數(shù)字鎖相環(huán)進(jìn)行了軟件仿真，主要包括Matlab／Simulink仿真和QuartusⅡ時序仿真。其中系統(tǒng)的各個參數(shù)為：阻尼系數(shù)ζ=O．707，系統(tǒng)時鐘周期Tclk=1／fs，采樣頻率fs=250 MHz。圖4為輸入信號Phi_ref取不同頻率時的Matlab／Simulink仿真波形。