高清視頻CMOS電流舵數(shù)／模轉換器的設計

圖2是一個說明8位分段式電流舵基本結構的例子。圖中采用6+2分段結構，高6位數(shù)字信號通過行譯碼器(Rows Decoders)、列譯碼器(Columns Decod-ers)轉換為溫度計碼，分別控制26-1=63個單位電流源，構成8×8電流源矩陣。多余的一個電流源作為Dummy器件，63個單位電流源和低2位二進制加權電流源的電流之和形成了陣列中整體電流源的電流。

2 譯碼邏輯電路
在DAC設計中，電流源單元、譯碼器和消除毛刺(噪聲)結構是重要部分，DAC的性能由這些部分決定。為了改進在高頻率動態(tài)線性，在此提出由傳輸門和晶體管組成組合邏輯譯碼電路。
2．1 傳輸門邏輯
因為NMOS管可以通過邏輯變量0傳輸，PMOS管可以通過邏輯變量1傳輸，用這兩個MOS平行放置構成互補結構。在此，可以得到傳輸門(TG)，并且對于TG，邏輯變量0，1都可以很好的傳輸。大家都知道，譯碼器之間的延遲時間是毛刺發(fā)生的主要原因，并且與全部使用CMOS邏輯電路比較，用TG設計的邏輯電路性能更好，延遲更小。經過驗證，所有二輸入邏輯門的可由傳輸門和反相器組成。作為一個事例，實現(xiàn)與非門邏輯，全部CMOS技術要求6只晶體管，但采用TG結構只需要5只晶體管。在內在DAC芯片上，它有兩個信號，并且有翻轉信號，因此沒有反相器的需要，因而二只晶體管被減少。實驗結果說明，芯片面積和功耗的大大減少了。
2．2 邏輯譯碼電路
為減小功耗和減少延時，應該設計最少邏輯水平的行和列譯碼，運用TG邏輯電路組成3～8位行、列譯碼器。如此從高3位得到行譯碼器和從中間3位輸入得到列譯碼器。運用TG的行譯碼器電路如圖3所示。

行譯碼器結構與列譯碼器基本相同，但沒有電源節(jié)點。使用TG邏輯譯碼器的另一巨大好處是可以減少晶體管的數(shù)量。在靜態(tài)邏輯，參考文獻[9]的譯碼器由84 只晶體管組成，但用TG結構組成的行和列譯碼器有30只晶體管，并且總數(shù)是60。這意味著芯片面積可能也被減少。較少的晶體管級數(shù)也幫助減少延時。另一方面，使用TG結構的邏輯門最大級數(shù)可減少到2級；不使用傳輸門結構的全CMOS結構的最高門級數(shù)是3，以上充分說明使用TG結構更有利減少延時和改進工作頻率。表1給出相關的參量對比。

2．3 工作原理
用行列譯碼器進行譯碼，單位電流源是導通還是截止，共有三種情況。第一種是所在行和下一行都是“1”，在這種情況下，無論列控制信號是否為“1”，該電流源均被選中。也就是說，對應的電流源開關狀態(tài)為接通狀態(tài)。第二種情況是所在的行控制信號為“1”，但是下一行的控制信號為“0”，這時，電流源是否被選中，要根據列控制信號來決定。如果列控制信號為“1”，則該電流源被選中；如果列控制信號為“0”，則該電流源不被選中，處于截止狀態(tài)。第三種情況是所在行和下一行的控制信號均為“0”，那么不管其所在列的控制信號為多少，此電流源不會被選中，處于截止狀態(tài)。TG構成的開關電路如圖4所示。

3 電流源電路及減少毛刺電路
電流源電路是DAC的重要部分，同時為了減小毛刺反應，下面將介紹減少毛刺的電路。
3．1 電流單元
一般常用的設計均采用減少電路噪聲和降低電流源的復雜結構。例如，差分電路、偏置電路、參考電流等需要很多數(shù)量的晶體管。在這個設計中，使用一個簡單的電流單元結構，并且電流源采用由二只晶體管組成的電流源單元。與其他芯片相比，電路的面積可以大大減小，如圖5所示。