高性能32位內(nèi)核與基于微控制器存儲架構(gòu)的集成

32　位　MCU　性能差異

微控制器(MCU)領(lǐng)域如今仍由　8　位和　16　位器件控制，但隨著更高性能的　32　位處理器開始在　MCU　市場創(chuàng)造巨大收益，在系統(tǒng)設(shè)計方面，芯片架構(gòu)師面臨著　PC　設(shè)計人員早在十年前便遇到的挑戰(zhàn)。盡管新內(nèi)核在速度和性能方面都在不斷提高，一些關(guān)鍵支持技術(shù)卻沒有跟上發(fā)展的步伐，從而導(dǎo)致了嚴重的性能瓶頸。

很多　MCU　完全依賴于兩種類型的內(nèi)部存儲器件。適量的　SRAM　可提供數(shù)據(jù)存儲所需的空間，而　NOR　閃存可提供指令及固定數(shù)據(jù)的空間。

在新　32　位內(nèi)核的尺寸和運行速度方面，嵌入式　SRAM　技術(shù)正在保持同步。成熟的　SRAM　技術(shù)在　100MHz　的運行范圍更易于實現(xiàn)。對　MCU　所需的典型　RAM　容量來說，這個速度級別也更具成本效益。

但是標準的　NOR　閃存卻落在了基本　32　位內(nèi)核時鐘速度之后，幾乎相差一個數(shù)量級。當前的嵌入式　NOR　閃存技術(shù)的存取時間基本為　50ns　(20　MHz)。這在閃存器件和內(nèi)核間轉(zhuǎn)移數(shù)據(jù)的能力方面造成了真正的瓶頸，因為很多時鐘周期可能浪費在等待閃存找回特定指令上。

標準MCU　執(zhí)行模型——XIP　(eXecute　In　Place)更加劇了處理器內(nèi)核速度和閃存存取時間之間的性能差距。

大容量存儲中的應(yīng)用容錯及　SRAM較高的成本是選擇直接從閃存執(zhí)行的兩個主要原因。存儲在閃存內(nèi)的程序基本不會被系統(tǒng)內(nèi)的隨機錯誤破壞，如電源軌故障。利用閃存直接執(zhí)行還無需為MCU器件提供足夠的　SRAM，來將應(yīng)用從一個　ROM　或閃存器件復(fù)制至目標　RAM　執(zhí)行空間。

消除差距

理想的情況是，改進閃存技術(shù)，以匹配32位內(nèi)核的性能。雖然當前的技術(shù)有一定的局限，仍有一些有效的方法，可幫助架構(gòu)師解決性能瓶頸問題。

簡單的指令預(yù)取緩沖器和指令高速緩存系統(tǒng)在32位MCU設(shè)計中的采用，將大大提高MCU的性能。下面將介紹系統(tǒng)架構(gòu)師如何利用這些技術(shù)將16位的MCU架構(gòu)升級至32位內(nèi)核CPU。

在　MCU　設(shè)計中引入　32位內(nèi)核

圖　1　介紹了將現(xiàn)有16位設(shè)計升級至基本32位內(nèi)核的情況，顯示了新32　位內(nèi)核及其基本外設(shè)集合之間的基本聯(lián)系。由于我們在討論將新的32位處理器內(nèi)核集成至新的　MCU　設(shè)計，我們假設(shè)可采用新32位內(nèi)核采用以下規(guī)范。

圖1　　為現(xiàn)有設(shè)計引入32位內(nèi)核

32　位內(nèi)核——改良的哈佛架構(gòu)

與很多　MCU　一樣，新的　32位　內(nèi)核也采用改良的哈佛架構(gòu)。因此，程序存儲和數(shù)據(jù)存儲空間是在兩個獨立的總線構(gòu)架上執(zhí)行。一個純哈佛設(shè)計可防止數(shù)據(jù)在程序存儲空間被讀取，該內(nèi)核改良的哈佛架構(gòu)設(shè)計仍可實現(xiàn)這樣的操作，同時，該32位內(nèi)核設(shè)計還可實現(xiàn)程序指令在數(shù)據(jù)存儲空間的執(zhí)行。

在標準總線周期內(nèi)，程序和數(shù)據(jù)存儲器接口允許插入等待狀態(tài)，有助于響應(yīng)速度緩慢的存儲或存儲映射器件。