雙ARM7 SoC參考設計實現多電壓AVS

電壓調節(jié)技術與頻率調節(jié)技術的結合使用為時鐘切換添加了新原則，以確保新時鐘頻率擁有安全的電壓電平。此外，電壓調節(jié)功能需要在SoC內創(chuàng)建電壓域。這將在兩個可變電壓域之間或可變電壓域和靜態(tài)電壓域之間創(chuàng)建電壓域接口?？缭浇涌诘目勺冸妷弘娖讲顬榻涌?a class="contentlabel" href="http://www.butianyuan.cn/news/listbylabel/label/設計">設計帶來了獨特挑戰(zhàn)。時鐘、信號電平轉換以及電壓域隔離等問題都必須仔細考慮，以確保最短延遲和信號完整性。

先進電源控制器

作為美國國家半導體PowerWise技術的一部分，先進電源控制器（APC）旨在協助調節(jié)電壓域的電壓控制。APC支持閉環(huán)自適應電壓調節(jié)（AVS）和開環(huán)動態(tài)電壓調節(jié)（DVS）。APC支持動態(tài)頻率調節(jié)功能，帶有至時鐘管理單元（CMU）的接口，可為SoC提供時鐘信號。電壓電平可通過PowerWise接口（PWI）傳送給芯片外協同電源單元。硬件性能監(jiān)控電路（HPM）用于AVS閉環(huán)電壓控制。APC根據HPM提供的芯片性能信息，決定最佳的供電電壓，以實現目標性能水平。在決定電壓電平時，SoC制程變化、SoC晶粒溫度變化、穩(wěn)壓器偏置或偏差以及系統靜態(tài)電阻壓降都會自動得到補償。DVS模式則依照預先設定的電壓頻率對照表進行操作。

參考設計

PowerWise Camera（PWCAM）參考設計測試芯片用于技術驗證和演示。PWCAM是模擬通用雙處理器架構。圖1是PWCAM的框圖。PWCAM包含兩套獨立的基于ARM7的處理器系統：連接處理器和圖像處理器。每套系統都有一組AHB和APB外設。每個CPU、AHB和APB都是由同一系統時鐘驅動，時鐘頻率高達96MHz。連接處理器和圖像處理器通過核間通信單元（ICCU）進行通信。這個通信單元是異步AHB-AHB橋。只有圖像處理器可以直接訪問外部存儲器。設計目標是為了將獨立的頻率和電壓調節(jié)功能引入連接處理器和圖像處理器，這要求對APC的設計和集成進行恰當區(qū)分。

AVS中的時鐘切換

對于電壓調節(jié)與頻率調節(jié)功能整合而言，最重要的要求是在頻率還未切換之前，確保新頻率所需電壓到位。如果調高時鐘頻率，在時鐘切換為新頻率之前，電壓必須提升至足夠高的水平。如果調低時鐘頻率，時鐘可以立即切換為新頻率，因為電壓電平已經足夠。為了滿足這個要求，時鐘調節(jié)控制必須通過APC。APC利用目標索引和當前索引等接口協議，來批準實際系統時鐘切換。

AVS電壓域分區(qū)

一般而言，電壓調節(jié)與時鐘頻率調節(jié)總是結合在一起。時鐘域邊界自然成為AVS電壓域邊界的選擇。時鐘域邊界的異步接口使得多電壓AVS部署變得更為簡單。然而，由于性能原因，有時可能需要采用同步接口。將IP塊集成進AVS電壓域通常需要IP塊級的分區(qū)改變，以便分隔電壓域。很多IP塊包含不只一個時鐘域。例如，外設塊包含一個內部總線接口時鐘和另一個外設時鐘。內部總線時鐘根據系統時鐘進行調節(jié)，而外設時鐘則按照固定頻率運行。相對于對IP進行重新分區(qū)以將IP塊集成到AVS電壓域內，有時讓IP塊固定頻率部分以最低AVS電壓電平進行操作，從而使整個IP塊集成到AVS電壓域內，更為容易。

PWCAM分區(qū)需要考慮這些因素。圖1給出帶有電壓域邊界的PWCAM，用于控制AVS的嵌入式APC和HPM，以及需要信號水平轉移的接口。此外，連接處理器內的SRAM也進行分區(qū)，以便由存儲器保留電壓供電。存儲器保留電壓可以在進行頻率調節(jié)時追蹤AVS電壓，但有下限箝位電壓，確保即使邏輯部分斷電或在不合適電壓電平下，SRAM始終保持有效數據。

電平轉換及斷電信號箝位

有兩種電壓域接口，一種是靜態(tài)電壓域和AVS電壓域之間的接口；另一種是兩個獨立AVS電壓域之間的接口。信號穿越電壓域邊界，需要將電平轉換以便目的域能正確識別。

PWCAM 采用的電平轉換策略確保進出域的信號都有位于AVS域邊界的電平轉換器。除了執(zhí)行電平轉換之外，電平轉換器還可起到屏蔽作用，將信號保持在相應的電壓域內，最大限度減少信號完整性問題。如果AVS電壓域支持斷電功能，系統在斷電狀態(tài)下將輸入及輸出箝定在已知狀態(tài)非常重要。這種箝位功能很容易就能整合到電平轉換器內。

電壓域邊界的同步定時

自適應調節(jié)電壓域里的信號定時根據電壓電平的變化而變化。如果電壓域采用同步接口，在設計信號路徑和時鐘路徑時，要仔細考慮定時路徑的可變特性。

AC定時路徑

如果任何交流定時路徑（輸入路徑或輸出路徑）的部分在調節(jié)電壓域內，輸入設置／保持時間或輸出有效時間在調節(jié)電壓范圍內大幅度波動。如果技術規(guī)格無法承受這樣大的變動，則必須采取措施將這種變動減至最少。類似一般定時優(yōu)化技術，通常是使取樣反轉盡量接近電壓域邊界。

內部定時路徑

與可變定時相關的內部路徑是指兩個電壓域之間的反轉至反轉（flop to flop）定時路徑，而其中至少有一個是電壓調節(jié)域。由于電壓調節(jié)功能與時鐘頻率調節(jié)功能結合在一起，因此當電壓向下調節(jié)時，會有更多的設置時間。時鐘路徑的可變定時則會使調節(jié)電壓域與靜態(tài)電壓域之間的時鐘偏差也隨之改變。電壓下調幅度越大，時鐘偏差也越大。最后所得到的結果是信號路徑的周期時間會縮短，而且也會出現保持時間的問題。添加時間延遲補償電路以便為所有可能出現的定時 時間轉變作出補償并不可行，因為時鐘的偏差幅度太大，實在無法預測。為了解決這個可變定時時間問題，關鍵是添加時鐘同步功能，以盡量減少時鐘偏差，更重要的是，使時鐘偏差幅度可以預測。

AVS/DVS設計考慮因素

與典型系統設計相比，進行多電壓調節(jié)電路設計需注意以下幾方面：額外的資料庫特征化和定時驗證點；在設計體系、分區(qū)和編碼等方面進行電壓域考慮，協助正確布局；電平轉換器插入及校驗；掃描插入、緩沖插入及ECO都必須考慮電壓域。

結論

由于電平調節(jié)的自適應性，多電壓AVS對于功率優(yōu)化是非常有效的。采用多個調節(jié)電壓域，確實會使設計及實施變得更為復雜。但PWCAM測試芯片的例子表明，只要進行適當規(guī)劃和執(zhí)行，其復雜程度在可控范圍內。功耗的大幅度降低表明這種努力是值得的。