數(shù)字示波器

摘要：基于數(shù)字示波器原理，設(shè)計了以單片機(jī)和FPGA為控制核心，由阻抗變換、峰值檢波、程控放大、采樣、頻率測量以及校準(zhǔn)信號產(chǎn)生等模塊構(gòu)成的數(shù)字示波器。其實時采樣速率小于1 MHz，等效采樣速率大于200 MHz，系統(tǒng)輸入頻率范圍為10 Hz～10 MHz，幅度范圍16 mV～8 V，垂直靈敏度有1 V／div、O．1 V／div、2 mV／div三檔，而水平靈敏度有20 ms／div、2 ms／div、1ms／div、40μs／div、20μs／div、2μs／div、200 ns／div、100 ns／div共8檔。信號幅度和頻率測量誤差都小于1％。
關(guān)鍵詞：示波器；程控放大；實時采樣；等效采樣

1 前言
目前示波器的種類繁多，其頻帶由0．1 Hz到幾十MHz，甚至上百MHz，還具有存儲顯示和打印功能。而頻帶越寬，A/D和D/A轉(zhuǎn)換器的速度越高，價格也越貴，所以現(xiàn)在的示波器價格昂貴，功能單一。這里提出的數(shù)字示波器輸入頻率范圍為10 Hz～10 MHz，幅度范圍為16 mV～8 V；而垂直靈敏度有3檔，水平靈敏度有8檔；且信號幅度和周期測量誤差都小于1％；能對波形上下，左右移動，拉寬和縮窄；并能掉電存儲波形和顯示兩通道的相位差。該數(shù)字示波器的價格低廉，功能強(qiáng)大，精度較高，應(yīng)用于多種場合，產(chǎn)品攜帶方便。

2 方案設(shè)計
2．1 采樣方案
由于系統(tǒng)需要以小于1 MHz的實時采樣率來采樣頻率為10 Hz～10 MHz的信號，且一個周期至少采集20個樣本點，因此對于頻率小于50 kHz的信號進(jìn)行實時采樣，而對于頻率高于此的信號則需等效采樣，最高等效采樣率為200 MHz。
2．2 觸發(fā)方案
由于該系統(tǒng)要求采用內(nèi)部觸發(fā)方式，即以輸入信號本身為系統(tǒng)提供觸發(fā)。因此采用數(shù)字電路觸發(fā)方案，在FPGA內(nèi)設(shè)觸發(fā)電平，用A/D轉(zhuǎn)換器實時采集輸入信號，當(dāng)采集到的電壓等于觸發(fā)電平時，產(chǎn)生觸發(fā)。但由于A／D轉(zhuǎn)換器的采樣率和位數(shù)有限，不可能每次都采集到等于觸發(fā)電平的點。若將觸發(fā)電平設(shè)置為一段合適的電壓范圍，這樣可以保證輸出信號波形穩(wěn)定。

3 系統(tǒng)整體設(shè)計
信號經(jīng)過阻抗變換網(wǎng)絡(luò)和程控放大環(huán)節(jié)，幅度被調(diào)理到一定的范圍內(nèi)。調(diào)理后的信號輸入到比較整形模塊，將輸出的等頻率的方波信號送進(jìn)FPGA內(nèi)的測頻模塊進(jìn)行頻率測量；同時，調(diào)理后的信號經(jīng)采樣保持電路送入采樣模塊，用MAX118對頻率小于和大于50 kHz的信號分別進(jìn)行實時采樣和等效采樣。采集的信號存儲在FPGA內(nèi)部的雙端口RAM中，并能在通用示波器中顯示信號波形，并具有單次觸發(fā)和連續(xù)觸發(fā)、存儲波形、波形水平移動、垂直移動、產(chǎn)生100 kHz校準(zhǔn)信號等功能。系統(tǒng)整體框圖如圖1所示。

3．1 采樣保持電路
采樣保持電路如圖2所示。當(dāng)模擬開關(guān)導(dǎo)通時，輸入信號Vin經(jīng)過模擬開關(guān)對電容C1充電，充電結(jié)束后，Vc1=Vin。當(dāng)模擬開關(guān)斷開時，電容C1上的電壓在一段時間內(nèi)保持不變，電容的漏電越小，運放的輸入阻抗越大，Vcl保持的時間越長。選擇合適的保持時間?？杀ＷC采樣時的A／D轉(zhuǎn)換輸入端信號穩(wěn)定。

采用MAX309作為模擬開關(guān)，引腳A0和A1控制通道選擇。使用模擬開關(guān)的NO1通道輸出，將引腳A1接地，通過控制引腳A0的電平可控制信號是否能傳輸?shù)胶蠹塋M6171的輸入端。C1采用低漏獨石電容，取100 pF；MAX309的導(dǎo)通電阻RON為60 Ω，RON與C1構(gòu)成了一個一階低通濾波器，截止頻率，10MHz的信號輸入到采樣保持電路，幅度不變。
前級的MAX477和后級LM6171接成高輸入阻抗的射級跟隨器，實現(xiàn)信號隔離。
3．2 比較整形電路
采用TI公司的TL3116，典型傳輸延遲時間為10 ns。將其接為滯回模式，可以抑制噪聲引起的誤翻轉(zhuǎn)。在比較器輸入前級接一級增益為20的放大器。圖3為該系統(tǒng)的比較整形電路。

4 軟件程序設(shè)計
該系統(tǒng)的軟件設(shè)計充分利用模塊化設(shè)計思想。該系統(tǒng)是單片機(jī)結(jié)合FPGA的控制系統(tǒng)，軟件設(shè)計充分利用FPGA的強(qiáng)大邏輯和計算功能，完成采樣時序的控制、數(shù)據(jù)存儲、數(shù)據(jù)處理、幅度測量、頻率測量、觸發(fā)控制、水平移動控制等。單片機(jī)控制鍵盤、顯示，并通過與FPGA的接口來實現(xiàn)不同功能。軟件流程如圖4所示。

5 結(jié)束語
該系統(tǒng)輸入信號頻率范圍為10 Hz～100 MHz．幅度范圍為16 mV～8 V，以低于1 MHz的實時采樣率實現(xiàn)等效采樣率為200 MHz的等效采樣。輸出波形穩(wěn)定，垂直靈敏度有1 V/div、0．1 V／div、2 mV／div共3檔，水平靈敏度有20 ms／div、2 ms／div、1 ms／div、40 μs／div、20μs／div、2μs／div、200 ns／div、100 ns／div共8檔。信號幅度測和周期測量誤差都小于1％，并實現(xiàn)單次觸發(fā)、連續(xù)觸發(fā)，觸發(fā)電平可調(diào)，波形存儲與回放，波形水平、垂直移動等功能，且人機(jī)界面友好。