基于uPSD3254A單片機的EPP并口通信技術(shù)
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關(guān)鍵詞：EPP協(xié)議uPSD3254APSDsoftEXPRESS
引言：
在IBM公司推出PC機開始，并口已經(jīng)是PC機的一部分。最初并口就是為代替串口來驅(qū)動高性能點陣式打印機[1]，并口通信有SPP、EPP、ECP三種傳輸模式，SPP模式是半雙工單向傳輸?shù)?，傳輸速率僅為15KB/S；EPP增強型模式采用雙向半雙工數(shù)據(jù)傳輸，傳輸速度高達2MB/S；ECP擴充型模式采用雙向全雙工數(shù)據(jù)傳輸，傳輸速率比EPP高。在設(shè)計和實現(xiàn)方面，EPP模式比ECP模式更靈活、簡潔、可靠，在工業(yè)界得到了更多的實際應(yīng)用[2]。本文介紹的是一種基于uPSD3254A的EPP增強并口的設(shè)計，其核心是使用uPSD323X內(nèi)部的CPLD實現(xiàn)EPP接口與PC機上并口之間的高速硬件通信,實際測試中速度達到了900KB/S。
1EPP協(xié)議介紹
EPP協(xié)議是由Intel、Xircom、Zenith三家公司聯(lián)合提出的，于1994年在IEEE1284標準中發(fā)布。EPP協(xié)議有EPP1.7和EPP1.9兩個標準，可以在PC機的BIOS/外圍設(shè)備/并行口（BIOS/PeripheralSetup/ParallelPortMode）方式中進行設(shè)置[3]。與傳統(tǒng)并行口標準利用軟件實現(xiàn)握手不同，EPP接口協(xié)議通過硬件自動握手，能達到500KB/s～2MB/s的通信速率。
1.1EPP工作模式的寄存器和引腳定義
PC并口采用25針的DB型陰極接口，EPP工作模式的25個引腳的定義如表1所示。
表1EPP協(xié)議引腳定義
引腳號 | EPP信號 | 方向 | 是否反向 | 說明 |
1 | nWrite | 輸出 | 是 | 低電平表示寫，高電平表示讀 |
2~9 | Data0~7 | 輸出/輸入 | 否 | 數(shù)據(jù) |
10 | Interrupt | 輸入 | 否 | 上升沿觸發(fā)中斷 |
11 | nWait | 輸入 | 是 | 低電平傳輸數(shù)據(jù)/地址，高電平傳輸結(jié)束 |
12 | Spare | 輸入 | 否 | EPP未定義，可用戶自定義 |
13 | Spare | 輸入 | 否 | EPP未定義，可用戶自定義 |
14 | nDstrb | 輸出 | 是 | 低電平表示數(shù)據(jù)傳輸 |
15 | Spare | 輸入 | 否 | EPP未定義，可用戶自定義 |
16 | nReset | 輸出 | 否 | 低電平有效 |
17 | nAstrb | 輸出 | 是 | 低電平表示地址傳輸 |
18~25 | GND | ― | ― | 地 |
在寄存器方面，EPP定義了8個寄存器，繼承了SPP的3個寄存器，其中EPP與SPP共用狀態(tài)寄存器和控制寄存器，保證了EPP模式和SPP模式軟硬件兼容型，其寄存器定義如表2所示。將并口設(shè)置為EPP方式時，需要在PC機的BIOS中設(shè)置并口工作于EPP方式，寄存器組的基地址（BASE）通常設(shè)為0x378。
表2EPP寄存器定義
地址 | 端口名稱 | 讀/寫 |
BASE+0 | SPP數(shù)據(jù)端口 | 寫 |
BASE+1 | SPP/EPP狀態(tài)端口 | 讀 |
BASE+2 | SPP/EPP控制端口 | 寫 |
BASE+3 | EPP地址端口 | 讀/寫 |
BASE+4 | EPP數(shù)據(jù)端口 | 讀/寫 |
BASE+5~+7 | 用戶自定義 | ― |
1.2EPP讀寫周期
為了能進行有效的EPP數(shù)據(jù)通信，必須遵循EPP的握手時序。與SPP的軟件握手相比，EPP采用硬件完成的握手實現(xiàn)了高速的數(shù)據(jù)通信速度。EPP協(xié)議共分為四種周期：數(shù)據(jù)寫周期、數(shù)據(jù)讀周期、地址寫周期和地址讀周期，數(shù)據(jù)周期用于計算機和外設(shè)間傳送數(shù)據(jù)；地址周期用于傳送地址、通道、命令、控制和狀態(tài)等輔助信息。
1.2.1EPP數(shù)據(jù)/地址讀周期如圖1所示
EPP數(shù)據(jù)/地址讀周期CPU讀操作步驟如下：
1）程序?qū)PP數(shù)據(jù)寄存器(Base+4)/地址寄存器(Base+3)執(zhí)行讀操作
2）nDstrb/nAstrb被置低如果nWaite信號為低，否則等待
3）主機等待nWaite為高表示數(shù)據(jù)發(fā)送成功
4）從并口中讀取8位數(shù)據(jù)/地址
5）nDstrb/nAstrb被置高
6）EPP數(shù)據(jù)/地址讀周期完成
圖1EPP數(shù)據(jù)/地址讀周期
1.2.2EPP數(shù)據(jù)/地址寫周期如圖2所示
EPP數(shù)據(jù)/地址寫周期CPU寫操作步驟如下：
1）程序?qū)PP數(shù)據(jù)寄存器(Base+4)/地址寄存器(Base+3)執(zhí)行寫操作
2）將nWrite信號置低（低表示寫操作）
3）將要寫的數(shù)據(jù)/地址數(shù)據(jù)送到數(shù)據(jù)總線上
4）nDstrb/nAstrb被置低如果nWaite信號為低，否則等待
5）主機等待nWait握手信號為高表示發(fā)送成功
6）nDstrb/nAstrb被置高
7）EPP數(shù)據(jù)/地址寫周期完成
圖2EPP數(shù)據(jù)/地址寫周期
其中，使用EPP1.7(PreIEEE1284)握手標準時，則nDstrb/nAstrb信號不考慮nWait是否為低，直接被置低開始一個新的讀/寫周期；如果使用EPP1.9握手標準，則只有在nWait信號為低時，nDstrb/nAstrb信號才會被置低開始一個新的讀/寫周期。但是EPP1.7和EPP1.9都要求nWait信號為高時一個讀/寫周期才結(jié)束[3]。
由于nWait、nWrite、nDstrb、nAstrb等信號傳輸后反向（見表1），因此圖1和圖2中的時序是從PC端考慮的，nWait信號表示單片機發(fā)出的原始信號，在PC端實際采用的是與單片機發(fā)出的原始信號取反后的信號。
2uPSD323X及其開發(fā)環(huán)境介紹
ST公司的uPSD3254A是帶8032內(nèi)核的Flash可編程系統(tǒng)器件，具有在線編程能力和超強的保密功能；256+32Kbytes的Flash存儲器；片內(nèi)8K的SDRAM；帶有16位宏單元的3000門可編程邏輯電路（CPLD），可以實現(xiàn)EPP接口等一些不太復(fù)雜的接口和控制功能，50個I/O引腳等。
由于uPSD3254A采用8032內(nèi)核，因此可以完全得到KeilC51編程器的支持，PSDsoftEXPRESS是ST公司開發(fā)的基于Windows平臺的一套軟件開發(fā)環(huán)境。只要點擊鼠標即可完成對地址鎖存器、Flash、可編程邏輯電路等外設(shè)的所有配置和寫入。使用PSDsoftEXPRESS工具對uPSD3200系列器件的可編程邏輯電路的操作簡單、直觀。
3.基于uPSD3254A的EPP接口實現(xiàn)
3.1硬件接口
EPP增強并口的速度最高可達到500KB/s～2MB/s，這對外設(shè)的接口有很高的要求，如果外設(shè)響應(yīng)太慢，系統(tǒng)的整體性能將大大下降。但如果采用可編程邏輯器件，使接口的響應(yīng)完全由硬件來完成，系統(tǒng)的整體性能將大大提高。這種實現(xiàn)方案可以達到并口中的速度極限，而且保密性好，EPP接口（EPP1.9）外設(shè)硬件接口原理如圖3所示。
圖3EPP接口外設(shè)硬件接口圖
在本設(shè)計中，uPSD3254A采用主動連續(xù)接收PC機并口的數(shù)據(jù)，當(dāng)需要數(shù)據(jù)時，連續(xù)接收PC的數(shù)據(jù)，否則PC一直等待nWait信號有效。而當(dāng)外設(shè)準備好數(shù)據(jù)上傳到PC機時，PC機采用的是中斷方式接收外設(shè)的數(shù)據(jù)。
3.2CPLD邏輯編程
在PSDsoftEXPRESS工具中，將PA端口（D0～D7）配置成帶有時鐘上升沿觸發(fā)的寄存器類型（PTclockedregister）的輸入宏，PB4（nWrite）、PB6(nDstrb)、PB7(nAstrb)配置成CPLD邏輯輸入（logicinput）口。nDstrb信號和nAstrb信號各自取反再相與后的值作為輸入宏單元的時鐘。上述對PA、PB端口的配置用方程式表示如下：
EPP_D0.LD=!nDstrb!nAstrb;
EEP_D1.LD=!nDstrb!nAstrb;
EEP_D2.LD=!nDstrb!nAstrb;
EEP_D3.LD=!nDstrb!nAstrb;
EEP_D4.LD=!nDstrb!nAstrb;
EEP_D5.LD=!nDstrb!nAstrb;
EEP_D6.LD=!nDstrb!nAstrb;
EEP_D7.LD=!nDstrb!nAstrb;
nAstrb.LE=1;
nDstrb.LE=1;
數(shù)據(jù)正向傳輸過程：即計算機向外設(shè)單片機傳輸數(shù)據(jù)（即EPP數(shù)據(jù)寫周期）為例，計算機首先把nWrite信號置為低，表明是寫周期，同時將數(shù)據(jù)放到數(shù)據(jù)總線上，然后檢測nWait信號，如果nWait為低則置低nDstrb信號。此時，!nDstrb!nAstrb信號會出現(xiàn)一個上升沿，此上升沿會將PA端口的數(shù)據(jù)鎖存到輸入宏；當(dāng)單片機檢測到nDstrb為低時將nWait信號變高表示外設(shè)正忙接收數(shù)據(jù)并處理，同時讀取數(shù)據(jù)總線上的數(shù)據(jù)。當(dāng)計算機檢測到nWait信號為高后就會將數(shù)據(jù)握手信號nDstrb變高，EPP數(shù)據(jù)寫周期結(jié)束。上述EPP數(shù)據(jù)的鎖存和nDstrb握手信號的產(chǎn)生都由硬件產(chǎn)生，因此數(shù)據(jù)傳輸速度快。整個數(shù)據(jù)傳輸過程可以在一個I/O周期內(nèi)完成。
數(shù)據(jù)反向傳輸過程：單片機準備好數(shù)據(jù)需要上傳到計算機時，uPSD3254A將數(shù)據(jù)放到PA端口，同時置低Intr信號線，向計算機申請一個中斷，而計算機則由一個硬件驅(qū)動程序來處理并口的硬件中斷。計算機首先把nWrite信號置高，表示當(dāng)前為讀周期，當(dāng)計算機讀取EPP數(shù)據(jù)口時同樣會檢測nWait信號。如果nWait為低，然后置低nDstrb并讀取數(shù)據(jù)總線上的數(shù)據(jù)。單片機在檢測到nDstrb為低時馬上將nWait信號置高，PC機在nWait為高后自動將nDstrb信號置高，完成一個數(shù)據(jù)周期的讀（相對PC機而言）過程。
3.3單片機數(shù)據(jù)接收程序
sbitnwait=P1^0;
sbitERROR=P1^1;
sbitnDstrb＝PB0x40;
voidparallel_rcv(unsignedlongrcv_count)//并口接收，rcv_count為接收字節(jié)數(shù)
{
unsignedlongi;
rcv_data=(unsignedchar*)rcv_buffer;
reread_sign=1;//非錯誤態(tài)
while(reread_sign==1)
{
for(i=0;ircv_count;i++)//接收數(shù)據(jù)
{
nwait=1;//PC端反向后為低，表示外設(shè)準備好接收
while(nDstrb)//等待nDstrb為低時完成數(shù)據(jù)傳輸并鎖存
nwait=0;//完成寫周期，
rcv_data[i]=UPSD_xreg.IMC_A;//從鎖存的輸入宏中讀取數(shù)據(jù)
}//接收完成
ERROR=error_check(rcv_data);//檢測錯誤，1為正確，0為錯誤
if(ERROR)
{
reread_sign=0;//無錯則退出while循環(huán)
}
else
{
ERROR=1;//校驗有錯則while循環(huán)繼續(xù)
}
}
該程序為單片機數(shù)據(jù)接收（即PC寫數(shù)據(jù)）子程序，其中rcv_buffer為接收緩存區(qū)，error_check為對接收的數(shù)據(jù)進行校驗.如果出錯，則將用戶自定義引腳12置低，PC機讀取狀態(tài)寄存器時讀取到該用戶自定義狀態(tài)為低時，將數(shù)據(jù)重發(fā)，保證了通信的可靠性。
參考文獻：
[1]余張國，李眾立，張曉琴，李磊民.基于EPP協(xié)議的AVR與PC并行通信系統(tǒng)的設(shè)計.PLCFA，2004：（5）
[2]霍曉方.用68HC908GP32單片機實現(xiàn)EPP增強并口的接口技術(shù).單片機與嵌入式系統(tǒng)應(yīng)用，2006:(4)
[3]InterfacingtheEnhancedParallelPort.pdf.http://www.beyondlogic.org
作者簡介：
方耀湘（1982－），男湖南省湖南大學(xué)電氣與信息工程學(xué)院碩士研究生，研究方向：電子技術(shù)應(yīng)用。
黎福海（1964－），男，廣西人，湖南大學(xué)電氣與信息工程學(xué)院副教授，目前研究領(lǐng)域：數(shù)字信號處理。
胡兆斌（1963－），男，陜西人，深圳美安可有限公司總工，目前研究方向：工業(yè)印刷技術(shù)。
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