ADSP-TS201S芯片的功能和應(yīng)用

摘要：介紹了ADI公司的新一代高性能TigerSHARC處理器ADSP-TS201S的結(jié)構(gòu)和性能，并結(jié)合與TS101S的對(duì)比說明了TS201S在性能上的改進(jìn)；給出了基于TS201S進(jìn)行系統(tǒng)設(shè)計(jì)的基本方法及設(shè)計(jì)過程中應(yīng)該特別注意的問題；最后給出了多片系統(tǒng)的典型設(shè)計(jì)電路圖，同時(shí)說明了TS201S外圍電路的配置和多片級(jí)聯(lián)的方法。

關(guān)鍵詞：ADSP-TS201S；系統(tǒng)設(shè)計(jì)；多片系統(tǒng)

美國(guó)模擬器件公司(ＡＤＩ)在繼ＡＤＳＰ－ＴＳ１０１之后，于２００３年下半年又推出了新一代高性能Ｔｉｇｅｒ-ＳＨＡＲＣ處理器ＡＤＳＰ－ＴＳ２０１／２０２／２０３。此系列處理器片內(nèi)集成了更大容量的存儲(chǔ)器，性價(jià)比很高。它們兼有ＡＳＩＣ和ＦＰＧＡ的信號(hào)處理性能和指令集處理器的高度可編程性與靈活性。適用于高性能、大存儲(chǔ)量的信號(hào)處理和圖像應(yīng)用，例如雷達(dá)與聲納應(yīng)用、無線基站、圖像處理系統(tǒng)及工業(yè)儀器儀表等領(lǐng)域。考慮到ＡＤＳＰ－ＴＳ２０２／２０３與２０１有許多相似之處，本文僅以ＴＳ２０１Ｓ為例進(jìn)行介紹。

１ ＴＳ２０１Ｓ的結(jié)構(gòu)和功能

ＴＳ２０１Ｓ在繼承了ＴＳ１０１Ｓ基本結(jié)構(gòu)的基礎(chǔ)上，又作了進(jìn)一步改進(jìn)。其改進(jìn)后的內(nèi)部結(jié)構(gòu)如圖１所示，ＴＳ２０１Ｓ內(nèi)部可分成ＤＳＰ核和Ｉ／Ｏ接口兩部分，這兩部分通過四條總線來傳送數(shù)據(jù)、地址和控制信號(hào)。

圖1

ＤＳＰ核包括程序控制器、數(shù)據(jù)地址產(chǎn)生器和雙運(yùn)算模塊。程序控制器提供完全可中斷的編程模式，支持匯編語言和Ｃ／Ｃ＋＋語言編程和１０指令周期流水；ＩＡＢ可以預(yù)存５條指令；ＢＴＢ減小了分支跳轉(zhuǎn)延遲。數(shù)據(jù)地址產(chǎn)生器包含兩個(gè)ＩＡＬＵ，支持立即尋址和間接尋址；支持位反序和環(huán)形緩沖尋址，便于數(shù)字信號(hào)處理的一些特殊運(yùn)算。雙運(yùn)算模塊能夠獨(dú)立或者同時(shí)工作來實(shí)現(xiàn)ＳＩＭＤ引擎，每個(gè)周期每個(gè)運(yùn)算模塊可以執(zhí)行２條運(yùn)算指令。

Ｉ／Ｏ接口包括內(nèi)部存儲(chǔ)器、外部設(shè)備接口、ＤＭＡ控制器、鏈路口和ＪＴＡＧ口。內(nèi)部存儲(chǔ)器空間為２４Ｍ位ＤＲＡＭ，盡管ＴＳ２０１Ｓ和ＴＳ１０１Ｓ都采用０．１３微米ＣＭＯＳ工藝制造，但是由于ＴＳ２０１Ｓ的存儲(chǔ)器容量是ＴＳ１０１Ｓ的四倍，因此ＴＳ２０１Ｓ的性能比ＴＳ１０１Ｓ大為提高。其外部設(shè)備接口包括主機(jī)接口、多處理器接口、ＳＤＲＡＭ接口和ＥＰＲＯＭ接口。１４個(gè)ＤＭＡ通道無需處理器的干預(yù)即可完成設(shè)備之間的數(shù)據(jù)交換。完全雙向的鏈路口采用低壓差分信號(hào)?ＬＶＤＳ?鏈路口技術(shù)，從而達(dá)到４Ｇｂｐｓ的數(shù)據(jù)吞吐量。ＩＥＥＥ１１４９．１兼容的ＪＴＡＧ接口用于片上仿真。

ＴＳ２０１Ｓ支持３２位和４０位的浮點(diǎn)運(yùn)算以及８、１６、３２和６４位的定點(diǎn)運(yùn)算。每周期執(zhí)行多達(dá)四條指令，在６００ ＭＨｚ的時(shí)鐘速率下，可以達(dá)到每秒４８ 億次乘加運(yùn)算?ＧＭＡＣＳ?和每秒３６ 億次浮點(diǎn)運(yùn)算(ＧＦＬＯＰＳ)的速度。

２　ＴＳ２０１Ｓ與ＴＳ１０１Ｓ的結(jié)構(gòu)性能比較

與ＴＳ１０１Ｓ相比，ＴＳ２０１Ｓ性能的增強(qiáng)主要表現(xiàn)在運(yùn)行速度、存儲(chǔ)器結(jié)構(gòu)和鏈路口結(jié)構(gòu)上。表１所列為ＴＳ２０１Ｓ和ＴＳ１０１Ｓ的主要性能異同點(diǎn)，以供應(yīng)用ＴＳ１０１Ｓ芯片的系統(tǒng)在進(jìn)行升級(jí)時(shí)參考。

表1 TS201S與TS101S的結(jié)構(gòu)性能對(duì)照表

表2 電源工作參數(shù)典型值

３　系統(tǒng)設(shè)計(jì)

在ＴＳ２０１Ｓ進(jìn)行信號(hào)處理系統(tǒng)設(shè)計(jì)時(shí)，有許多需要特別注意的問題，其中包括電源供電、時(shí)鐘系統(tǒng)、鏈路口等。下面就這幾個(gè)方面分別予以介紹。

３．１ 電源供電系統(tǒng)

ＴＳ２０１Ｓ處理器有四種電源：ＶＤＤ?內(nèi)核邏輯?、ＶＤＤ＿Ａ?模擬 ＰＬＬ?、ＶＤＤ＿ＩＯ?外部 Ｉ／Ｏ?和可選的ＶＤＤ＿ＤＲＡＭ?ＤＲＡＭ?。表２列出了在６００ＭＨｚ時(shí)鐘頻率下的主要電源和電流的典型值，這是在設(shè)計(jì)過程中選擇電壓調(diào)節(jié)器時(shí)必須考慮的問題，即所選擇的電壓調(diào)節(jié)器的輸出電壓必須在要求的電壓范圍內(nèi)，輸出電流必須大于最大負(fù)載的電流值。

每個(gè)處理器要單獨(dú)供電。且要有旁路電容去耦，在ＰＣＢ設(shè)計(jì)時(shí)，旁路電容的擺放原則上應(yīng)盡量靠近電源引腳。

特別注意系統(tǒng)中每一個(gè)處理器的ＶＤＤ＿ＤＲＡＭ電源，最少要在其引腳附近放置六個(gè)１ｎＦ的高頻旁路電容、兩個(gè)１０ｎＦ電容和四個(gè)０．１μＦ電容。

在ＰＣＢ設(shè)計(jì)中，不同電源的去耦電容的排放順序是：(１) ＶＤＤ＿Ａ到ＶＳＳ旁路電容；(２) ＶＤＤ到ＶＳＳ旁路電容；(３) ＶＤＤ＿ＤＲＡＭ到ＶＳＳ旁路電容；(４) ＶＤＤ＿ＩＯ到ＶＳＳ旁路電容。

ＴＳ２０１Ｓ有一個(gè)電壓參考引腳ＶＲＥＦ，這個(gè)引腳可用來對(duì)ＴＳ２０１Ｓ的一些輸入引腳設(shè)置參考電壓，該參考電壓ＶＲＥＦ應(yīng)當(dāng)設(shè)置為ＶＤＤ＿ＩＯ的一半。連到ＴＳ２０１Ｓ上的３．３Ｖ供電器件如（ＦＰＧＡ、ＡＳＩＣ或存儲(chǔ)器）應(yīng)該在ＶＤＤ＿ＩＯ后再加電。

３．２ 時(shí)鐘系統(tǒng)

給時(shí)鐘系統(tǒng)供電的引腳是ＳＣＬＫ１＿ＶＲＥＦ和ＳＣＬＫ２＿ＶＲＥＦ，這兩個(gè)ＳＣＬＫ＿ＶＲＥＦ引腳必須連接到同一個(gè)參考電壓上。ＳＣＬＫ＿ＶＲＥＦ的電壓應(yīng)當(dāng)設(shè)置為ＳＣＬＫ輸入電壓的一半。ＶＲＥＦ和ＳＣＬＫ＿ＶＲＥＦ可以共用一個(gè)參考電壓，但去耦電容應(yīng)放置在ＳＣＬＫ＿ＶＲＥＦ附近。

ＳＣＬＫ１、ＳＣＬＫ２是時(shí)鐘源輸入引腳，引腳附近應(yīng)連接一個(gè)簡(jiǎn)單的ＲＣ延遲電路，用于調(diào)節(jié)ＳＣＬＫ１和ＳＣＬＫ２之間的時(shí)序偏差。引腳ＳＣＬＫＲＡＴ２－０用于設(shè)置ＰＬＬ的時(shí)鐘倍率Ｎ?？捎桑樱茫蹋吮额l產(chǎn)生核時(shí)鐘，即核時(shí)鐘ＣＣＬＫ＝ＮＳＣＬＫ。對(duì)ＳＣＬＫ進(jìn)行奇數(shù)次倍頻可使占空系數(shù)縮短為５５／４５，因此建議最好使用奇數(shù)次倍頻。

３．３ 鏈路口

ＴＳ２０１Ｓ有四個(gè)全雙工鏈路口，每個(gè)鏈路口均可獨(dú)立地進(jìn)行接收和發(fā)送操作。同時(shí)通過ＴＳ２０１Ｓ芯片的ＴＭＲ０Ｅ引腳可將鏈路口的數(shù)據(jù)寬度設(shè)置為１位(默認(rèn))或４位。如果需要改變?cè)撃J(rèn)值，只需在ＴＭＲ０Ｅ和ＶＤＤ＿ＩＯ之間加一個(gè)５００Ω的上拉電阻即可。

在進(jìn)行ＰＣＢ設(shè)計(jì)時(shí)，鏈路口間的連接除了要遵循最基本的ＰＣＢ設(shè)計(jì)原則外，還有更嚴(yán)格的要求：

●每一個(gè)連接鏈路的ＬＶＤＳ接收對(duì)都需要接１００Ω(誤差１％)的電阻，且要靠近接收引腳放置。

●鏈路口之間的連接應(yīng)該是點(diǎn)對(duì)點(diǎn)的。

●對(duì)高速４－ｂｉｔ操作，鏈路口時(shí)鐘信號(hào)應(yīng)放在四組ＬＶＤＳ數(shù)據(jù)信號(hào)之間。

●鏈路時(shí)鐘線應(yīng)放置在鏈路數(shù)據(jù)線之間，且線之間距離盡量最大，線的長(zhǎng)度盡量短，過孔盡量少，ＬＶＤＳ對(duì)之間不要有信號(hào)或過孔。

●最好把ＬＶＤＳ信號(hào)單獨(dú)置于一層，且放于ＰＣＢ的底層或頂層，電源層或地層位于ＬＶＤＳ下方，也可以把ＬＶＤＳ信號(hào)放在電源層和／或地層的夾層中，總之與ＬＶＤＳ信號(hào)層相鄰的上下層不能是信號(hào)層。

３．４ 其它引腳考慮

在單處理器系統(tǒng)中，處理器的ＩＤ２－０必須設(shè)置為“０００”。在多處理器系統(tǒng)中，處理器的ＩＤ必須從“０００”到“１１１”進(jìn)行編號(hào)；一個(gè)處理器簇可以有八片ＤＳＰ。

此外，ＴＳ２０１Ｓ還帶有一些可以不連接（ＮＣ）的引腳，設(shè)計(jì)時(shí)，一定不要將這些引腳連接到電源或地端，而應(yīng)使之保持懸空狀態(tài)。其余有定義的引腳可在應(yīng)用時(shí)參照數(shù)據(jù)手冊(cè)進(jìn)行連接。

圖3

４　多片系統(tǒng)設(shè)計(jì)

在大型的信號(hào)處理系統(tǒng)中，單芯片往往不能滿足速度和性能的需要，因而需要多處理器系統(tǒng)。ＴＳ２０１Ｓ處理器系列可提供兩種類型的接口，即簇總線接口和鏈路接口，可支持多達(dá)８?jìng)€(gè)ＴＳ２０１Ｓ處理器，而無需外部邏輯電路。簇總線接口的主或者外部存儲(chǔ)器能夠共享公共總線和全局存儲(chǔ)器映射，從而形成一種非常簡(jiǎn)單的多處理器編程模式。鏈路口可提供ＴｉｇｅｒＳＨＡＲＣ 處理器之間或處理器與其它器件之間的點(diǎn)對(duì)點(diǎn)進(jìn)行完全雙向通信。本例中采用的是鏈路接口方式，它的主要優(yōu)點(diǎn)是電路連接簡(jiǎn)單，無需總線仲裁。

圖２是某雷達(dá)信號(hào)處理系統(tǒng)的結(jié)構(gòu)框圖，系統(tǒng)輸入為中頻模擬信號(hào)，輸出為視頻模擬信號(hào)。整個(gè)系統(tǒng)主要包括Ａ／Ｄ轉(zhuǎn)換器、ＦＰＧＡ、ＥＰＲＯＭ、２片ＴＳ２０１Ｓ、Ｄ／Ａ轉(zhuǎn)換器等集成芯片。圖３中給出了ＴＳ２０１Ｓ信號(hào)引腳的參考配置，由于篇幅所限，圖中，對(duì)其它集成器件只作了示意性的連接，ＴＳ２０１Ｓ電源在前面已作了介紹，這里略去。ＳＣＬＫＲＡＴ２－０＝“０１１”，即８０ＭＨｚ晶振７倍頻后為５６０ＭＨｚ。中頻模擬信號(hào)經(jīng)高速Ａ／Ｄ轉(zhuǎn)換器轉(zhuǎn)換成１２位的數(shù)字信號(hào)，經(jīng)ＦＰＧＡ鎖存之后進(jìn)入第一片ＤＳＰ的數(shù)據(jù)總線ＤＡ-ＴＡ０－ＤＡＴＡ１１，并在ＤＳＰ１內(nèi)進(jìn)行信號(hào)處理，之后再經(jīng)過鏈路口Ｌ０互傳數(shù)據(jù)，數(shù)據(jù)在ＤＳＰ２內(nèi)作進(jìn)一步的信號(hào)處理。處理后的信號(hào)經(jīng)過數(shù)據(jù)總線輸出到Ｄ／Ａ轉(zhuǎn)換器轉(zhuǎn)換成模擬視頻信號(hào)輸出?；诖私Y(jié)構(gòu)的加載采用的是ＥＰＲＯＭ和鏈路口相結(jié)合的方法。Ｅ-ＰＲＯＭ用于存儲(chǔ)用戶程序，ＤＳＰ１直接與ＥＰＲＯＭ相連，ＤＳＰ２通過ＤＳＰ１的鏈路口Ｌ１加載用戶程序。ＤＳＰ標(biāo)志引腳ＦＬＡＧ與ＩＲＱ引腳相連后可作為ＤＳＰ１和ＤＳＰ２在進(jìn)行數(shù)據(jù)傳送和程序加載時(shí)的中斷觸發(fā)信號(hào)。設(shè)計(jì)時(shí)，若有些信號(hào)引腳如內(nèi)部上拉或者下拉不夠，還可外接上拉或者下拉電阻。