用FIFO設(shè)計(jì)A/D與DSP之間的接口

關(guān)鍵詞：A/D；DSP；FIFO

１　前言

在使用ＣＣＤ對(duì)非透明薄板厚度的測(cè)量系統(tǒng)設(shè)計(jì)中，筆者采用高速Ａ／Ｄ和ＤＳＰ等器件設(shè)計(jì)信號(hào)采集和處理電路來(lái)確定ＣＣＤ的像點(diǎn)位置。其具體電路如圖１所示，該信號(hào)采集和處理電路由ＣＣＤ驅(qū)動(dòng)電路、加法電路、濾波放大等信號(hào)預(yù)處理電路、Ａ／Ｄ轉(zhuǎn)換電路、ＦＩＦＯ、ＤＳＰ電路、時(shí)序與邏輯控制產(chǎn)生電路、ＵＳＢ總線接口電路等組成。其中ＤＳＰ芯片選用ＴＩ公司生產(chǎn)的ＴＭＳ３２０Ｃ６２１１高速數(shù)字信號(hào)處理芯片?它主要用于對(duì)Ａ／Ｄ轉(zhuǎn)換后的數(shù)據(jù)進(jìn)行插值和重心算法處理，從而確定ＣＣＤ上像元的位置，然后把處理后的數(shù)據(jù)通過(guò)ＵＳＢ總線傳輸?shù)剑校脵C(jī)進(jìn)行厚度計(jì)算、結(jié)果顯示、存儲(chǔ)等后續(xù)處理。該電路所需的時(shí)鐘信號(hào)和采樣邏輯控制時(shí)序由一片ＦＰＧＡ芯片產(chǎn)生。

當(dāng)模擬信號(hào)由ＡＤＣ轉(zhuǎn)換成數(shù)字信號(hào)后，往往都需要輸入ＤＳＰｓ的ＣＰＵ作進(jìn)一步處理。但Ａ／Ｄ轉(zhuǎn)換后數(shù)據(jù)輸出與ＤＳＰ的讀外部數(shù)據(jù)的時(shí)鐘很難精確地配合。即使ＤＳＰ能讀取到外部總線上的數(shù)據(jù)，由于Ａ／Ｄ速率是４ＭＨｚ，ＤＳＰ外部存儲(chǔ)器時(shí)鐘為９０ＭＨｚ，為了讀到總線上的數(shù)據(jù)，ＤＳＰ外部存儲(chǔ)器讀寫時(shí)鐘也必須控制在４ＭＨｚ，這樣就大大降低了ＤＳＰ的使用效率，同時(shí)再加上ＤＳＰ處理數(shù)據(jù)也需要一定的時(shí)間，而不能一味地讀取外部數(shù)據(jù)。所以，為了控制方便，避免數(shù)據(jù)丟失，設(shè)計(jì)時(shí)應(yīng)采用小容量的ＦＩＦＯ作為兩者之間的接口。本設(shè)計(jì)選用的ＦＩＦＯ芯片是Ｃｙｐｒｅｓｓ公司的ＣＹ７Ｃ４２５－２５ｎｓ。該芯片容量為１ｋ９ｂｉｔ，存取時(shí)間最大為２５ｎｓ，讀寫周期最小為３５ｎｓ。該器件具有半滿（ＨＦ）、全滿（ＦＦ）和空（ＥＦ）三個(gè)標(biāo)志位輸出，可以同時(shí)滿足深度和寬度級(jí)聯(lián)的需要。

圖1

２　ＤＳＰ與ＦＩＦＯ芯片的工作原理

２．１ ＦＩＦＯ讀寫過(guò)程

ＦＩＦＯ的一次讀寫過(guò)程如圖２所示，由于ＦＩＦＯ是順序讀取數(shù)據(jù)，因此?只需提供讀寫和其它控制信號(hào)線，而不需要一般ＲＡＭ所需的地址線。若將兩路Ａ／Ｄ輸出的數(shù)據(jù)存入ＦＩＦＯ中，每片ＦＩＦＯ用８ｂｉｔ?兩片ＦＩＦＯ即可級(jí)聯(lián)構(gòu)成１６ｂｉｔ的數(shù)據(jù)寬度。由于ＦＩＦＯ采用的是５Ｖ供電，所以經(jīng)電壓轉(zhuǎn)換器件７４ＬＶＴＨ２４４可將５Ｖ?jǐn)?shù)據(jù)信號(hào)電平轉(zhuǎn)換成３．３Ｖ，然后與ＤＳＰ的１６Ｂｉｔ外部數(shù)據(jù)總線相連。再由ＦＩＦＯ的半滿信號(hào)ＨＦ作為外部中斷信號(hào)，當(dāng)ＦＩＦＯ存儲(chǔ)器半滿時(shí)，便可由ＨＦ經(jīng)邏輯處理后向ＤＳＰ發(fā)出中斷申請(qǐng)ＩＮＴ４。由于外部ＦＩＦＯ占用著ＤＳＰ的ＣＥ０空間，所以讀信號(hào)的邏輯關(guān)系為：Ｒ＝ＣＥ０＋ＡＲＥ，啟動(dòng)ＤＳＰ 的ＥＤＭＡ（Ｅｎｈａｎｃｅｄ Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）通道傳輸，可將ＦＩＦＯ中的數(shù)據(jù)讀入內(nèi)部ＲＡＭ中，這樣，在ＦＩＦＯ輸出數(shù)據(jù)的同時(shí)，也將Ａ／Ｄ轉(zhuǎn)換的數(shù)據(jù)寫入了ＦＩＦＯ中，從而達(dá)到了同時(shí)讀寫的目的。使用ＥＤＭＡ方式傳輸數(shù)據(jù)的好處在于：ＥＤＭＡ控制器可以獨(dú)立于ＣＰＵ工作，從而可方便地實(shí)現(xiàn)片內(nèi)存儲(chǔ)器、片內(nèi)外設(shè)以及外部存儲(chǔ)空間之間的數(shù)據(jù)轉(zhuǎn)移。由外部中斷ＩＮＴ４啟動(dòng)ＥＤＭＡ傳輸，可以大大提高傳輸速率和ＣＰＵ的工作效率。ＤＳＰ讀完２０４８?jìng)€(gè)數(shù)據(jù)后即開(kāi)始處理，處理完后便可以在一次掃描結(jié)束與下一次掃描尚未開(kāi)始的時(shí)間內(nèi)將１６Ｂｉｔ計(jì)算結(jié)果數(shù)據(jù)輸出，總的處理時(shí)間為一個(gè)幀周期。ＦＩＦＯ的寫信號(hào)可由ＦＰＧＡ產(chǎn)生，并可在Ａ／Ｄ轉(zhuǎn)換結(jié)束后向ＦＩＦＯ寫數(shù)據(jù)。另外，在每一幀處理之后，還應(yīng)由ＦＰＧＡ輸出控制信號(hào)以對(duì)ＦＩＦＯ進(jìn)行初始化，然后重新輸入下一幀數(shù)據(jù)。

２．２ ＤＳＰ的讀時(shí)序設(shè)計(jì)

ＤＳＰ可以通過(guò)硬件的ＡＲＤＹ信號(hào)和軟件設(shè)置來(lái)達(dá)到與異步外設(shè)之間進(jìn)行通訊的目的。ＤＳＰ工作時(shí)，硬件ＡＲＤＹ信號(hào)應(yīng)始終有效。而如果采用軟件設(shè)置方法，則設(shè)計(jì)時(shí)需要考慮以下幾點(diǎn)：

(１)ＳＥＴＵＰ≥１；

(２)ＳＴＲＯＢＥ≥?ｔａｃｃ＋ｔｓｕ）ＥＣＬＫ；

(３)ＳＴＯＢＥ≥ｔｒｐ ＥＣＬＫ;

(４)ＳＥＴＵＰ＋ＳＴＲＯＢＥ＋ＨＯＬＤ≥ｔｒｃ ＥＣＬＫ;

其中，ＳＥＴＵＰ、ＳＴＲＯＢＥ和ＨＯＬＤ是需要在ＥＭＩＦ ＣＥ０空間控制寄存器中配置的讀信號(hào)的三個(gè)狀態(tài)信號(hào)；ｔａｃｃ是ＦＩＦＯ的存取時(shí)間（≤２５ｎｓ），ｔｓｕ是數(shù)據(jù)建立時(shí)間（≥１５ｎｓ），ｔｒｐ是讀脈沖寬度（≥２５ｎｓ），ｔｒｃ是ＦＩＦＯ的讀周期（≥３５ｎｓ）。由于本設(shè)計(jì)中ＤＳＰ的內(nèi)部時(shí)鐘為１５０ＭＨｚ，外設(shè)時(shí)鐘ＥＣＬＫ為９０ＭＨｚ，所以，最后設(shè)定ＳＥＴＵＰ＝１、ＳＴＲＯＢＥ＝２、ＨＯＬＤ＝２來(lái)滿足ＤＳＰ與異步ＦＩＦＯ接口的要求。

２．３ 軟件設(shè)計(jì)

圖３所示是該系統(tǒng)中ＤＳＰ的軟件流程圖。由于ＴＭＳ３２０Ｃ６２１１采用ＲＯＭ加載的芯片自舉模式，因此，在芯片復(fù)位過(guò)程中，ＥＤＭＡ將從位于外部ＣＥ１空間的ＥＥＰＲＯＭ中拷貝１ｋＢ數(shù)據(jù)到地址０處，并在傳輸結(jié)束后，使ＣＰＵ退出復(fù)位狀態(tài)，同時(shí)從地址０處開(kāi)始執(zhí)行指令。由于主程序大小要大于１ｋＢ，所以需要編寫ＢＯＯＴ ＬＯＡＤ（大小小于１ｋＢ）程序，以使其在復(fù)位后將程序從外部ＥＥＰＲＯＭ拷貝到內(nèi)部程序ＲＡＭ中運(yùn)行。在圖３所示的主程序流程圖中，當(dāng)系統(tǒng)上電復(fù)位后，首先應(yīng)進(jìn)行ＤＳＰ的初始化，接著進(jìn)行ＥＤＭＡ的中斷使能和初始化，然后由ＦＩＦＯ的半滿信號(hào)啟動(dòng)ＥＤＭＡ傳輸和由其觸發(fā)中斷程序。當(dāng)傳輸完一組２０４８?jìng)€(gè)數(shù)據(jù)后，再根據(jù)重心算法求出ＣＣＤ像點(diǎn)的位置，之后便可開(kāi)始下一次循環(huán)。

３　結(jié)束語(yǔ)

在高速數(shù)據(jù)采集電路中，使用ＦＩＦＯ設(shè)計(jì)ＤＳＰ芯片和Ａ／Ｄ轉(zhuǎn)換器的接口電路具有設(shè)計(jì)簡(jiǎn)單、控制方便等優(yōu)點(diǎn)，可大大提高ＤＳＰ的使用效率。