使用JESD204B同步多個ADC

許多通信、儀器儀表和信號采集系統(tǒng)需要通過多個模數(shù)轉(zhuǎn)換器(ADC)對多個模擬輸入信號進行同時采樣。隨后，經(jīng)過采樣得到的數(shù)據(jù)需被處理以實現(xiàn)各個通道的同步，然而他們各自有不同的時延。這一直以來都成為使用LVDS和并行輸出ADC的系統(tǒng)工程師所遇到的難題。

JESD204B提供了一個框架，通過一個或多個差分信號對發(fā)送高速串行數(shù)據(jù)，如ADC的輸出。JESD204B規(guī)范接口采用固有方案，實現(xiàn)通道間粗調(diào)對齊效果。數(shù)據(jù)分割為幀，其邊沿持續(xù)發(fā)送至接收器。通過使用系統(tǒng)參考事件信號(SYSREF)，JESD204B子類1接口支持多個串行通道鏈路或多個ADC的數(shù)據(jù)向下對齊至樣本點級別，以便同步發(fā)射器和接收器的內(nèi)部幀時鐘。這使得采用JESD204B鏈路的設備具有確定延遲。但是，為了讓采樣同步達到徹底的時序收斂，仍然有許多挑戰(zhàn)等待系統(tǒng)設計師去解決，如PCB布局考慮、時鐘匹配和產(chǎn)生SYSREF以滿足時序、SYSREF的周期性以及數(shù)字FIFO延遲的要求。

設計師必須決定設備時鐘和SYSREF信號如何生成、以及如何在系統(tǒng)中分配。理想狀態(tài)下，設備時鐘和SYSREF應處于相同的擺幅水平和偏置以防止元件輸入引腳端的固有偏斜。SYSREF事件的更新速率需被當做啟動時的單次事件，或任意時刻需要同步時即可發(fā)生的重復信號。需要將最大時鐘和SYSREF信號偏斜納入考慮范圍，并仔細布局PCB，以滿足整個電路板、連接器、背板和多種元件對于建立和保持時間的要求。最后，通過多個時鐘域的數(shù)字FIFO設計和信號會在JESD204B發(fā)射器和接收器內(nèi)造成固有數(shù)字緩沖器偏斜，應計算在內(nèi)并在后臺數(shù)據(jù)處理中移除。

系統(tǒng)時鐘可來自于多種源，如晶振、VCO和時鐘發(fā)生或時鐘分配芯片。雖然特定的系統(tǒng)性能將決定對時鐘的需求，但使用多個同步ADC時必須能夠產(chǎn)生與輸入時鐘同步的SYSREF信號源。這使得時鐘源的選擇成為重要的考慮因素，因為要能夠通過已知時鐘邊沿在特定的時間點上鎖存這一系統(tǒng)參考事件。若SYSREF信號和時鐘未鎖相，則無法達到這樣的效果。

可使用FPGA為系統(tǒng)提供SYSREF事件。然而，除非它也使用并同步至發(fā)送到ADC的主采樣時鐘，否則SYSREF信號從FPGA相位對齊至該時鐘將會很困難。另一種方法是由時鐘發(fā)生或時鐘分配芯片提供SYSREF信號，可使該信號與發(fā)送至整個系統(tǒng)的多個時鐘相位同步。采用此種方法，SYSREF時間根據(jù)系統(tǒng)需要，既可以是啟動時的一次性事件，也可以是重復信號。

只要確定延遲在整個系統(tǒng)的ADC和FPGA內(nèi)保持恒定，則可能并不需要額外的SYSREF脈沖，除非為了幫助產(chǎn)生特定的系統(tǒng)數(shù)據(jù)。因此，用于時鐘對齊的周期性SYSREF脈沖可忽略或過濾掉，直到同步丟失。記錄SYSREF發(fā)生的標識樣本可被保持下來，無需重設JESD204B鏈路。

為了初始化ADC通道已知的確定起始點，系統(tǒng)工程師必須要能對分配在系統(tǒng)中的SYSREF事件信號終止計時。這意味著必須滿足和時鐘相關(guān)的預計建立和保持時間，而不產(chǎn)生沖突。只要能夠滿足到達第一個所需時鐘的建立時間要求，使用跨越多個時鐘周期、相對較長的SYSREF脈沖可用于滿足保持時間的需要。在保持系統(tǒng)中時鐘和SYSREF匹配布線長度時必須格外注意PCB的布局，以便使偏斜盡可能小。這可能是獲得通道間同步采樣處理結(jié)果的最困難的部分。隨著ADC編碼時鐘速率的增加以及多電路板系統(tǒng)越發(fā)復雜，這一過程還將變得更困難。

系統(tǒng)工程師必須讓每個器件都確定知道電路板元件以及連接器上的SYSREF至時鐘的電路板偏斜。任何其余的器件間數(shù)字和時鐘偏斜延遲都必須在FPGA或ASIC內(nèi)有效歸零。后臺處理可能改變ADC的采樣順序并進行任何必要的重對齊，以便為數(shù)據(jù)的進一步同步處理作準備。在后臺FPGA或ASIC中，可通過延遲最快的數(shù)據(jù)采樣和發(fā)射器延遲，使其與最慢的數(shù)據(jù)采樣對齊，以完成器件間采樣偏斜的校正。對于復雜的系統(tǒng)，可能需要用到多個FPGA或ASIC，每個器件都需要了解它們的器件間總采樣延遲，以便用于最終的對齊。通過在JESD204B接收器中采用合適的彈性緩沖器延遲以便應對每個特定的發(fā)射器延遲，則器件間的采樣偏斜便可在整個系統(tǒng)中與已知確定值對齊。

AD9250、AD9525和FPGA示意圖

AD9250是ADI的一款250MSPS、14位、雙通道ADC，可在子類1的實施中支持JESD204B接口。該子類支持采用SYSREF事件信號的ADC模擬采樣同步。AD9525是一款低抖動時鐘發(fā)生器，不僅提供高達3.1GHz的7個時鐘輸出，還可根據(jù)用戶配置同步SYSREF輸出信號。這兩款產(chǎn)品與ADI的可選扇出緩沖器產(chǎn)品組合使用，可提供框架，精確同步與對齊多個發(fā)送至FPGA或ASIC處理的ADC數(shù)據(jù)。