芯片-封裝協(xié)同設(shè)計進(jìn)一步發(fā)展

  

　　倡導(dǎo)和實現(xiàn)芯片封裝協(xié)同設(shè)計的努力已經(jīng)持續(xù)很多年了。隨著90 nm工藝技術(shù)逐漸進(jìn)入量產(chǎn)階段，芯片與封裝的同步設(shè)計才開始真正變成現(xiàn)實。這種轉(zhuǎn)變的一個跡象是處于該領(lǐng)域的兩家公司，Optimal和Rio Design Automation最近宣布了一項聯(lián)合開發(fā)計劃。

　　這項計劃的目的是為90 nm節(jié)點的協(xié)同設(shè)計完成框架性工作。兩家公司目前提供的設(shè)計工具都與其他大規(guī)模EDA公司的工具兼容。該項計劃的主要驅(qū)動力來自于在芯片設(shè)計的起始階段可以并行進(jìn)行芯片和封裝的同步設(shè)計。

　　該計劃將Rio Design Automation公司的RioMagic工具與Optimal公司的PakSi-E工具聯(lián)系在一起。在Optimal公司剛剛發(fā)布他們的一套系統(tǒng)級封裝（SiP）分析工具后的一周，就發(fā)表了該項合作聲明。

　　RioMagic據(jù)稱是一套考慮到封裝問題的芯片設(shè)計軟件，可以綜合從芯片I/O到封裝焊球之間的互連。PakSi-E則可以對封裝設(shè)計進(jìn)行三維電磁分析，用來驗證或發(fā)現(xiàn)可能帶來的芯片性能改變。該計劃的目標(biāo)之一是在芯片設(shè)計的早期階段就可以確定芯片的I/O排布，這樣可以對整個芯片—封裝互連系統(tǒng)的成本和性能進(jìn)行優(yōu)化。




　　這些看起來并不是一個巨大的成就，但事實上它確實很重要。由于用于系統(tǒng)級芯片（SoC）的封裝通常會有幾層，封裝的成本可能超過芯片本身，這樣對封裝設(shè)計的優(yōu)化就顯得尤為重要。對I/O（信號、功率和地引腳）排布進(jìn)行優(yōu)化的芯片可以采用層數(shù)較少的封裝基板，這種優(yōu)化會帶來整個系統(tǒng)成本的顯著降低。

　　如果在芯片設(shè)計流程的起始階段就確定了I/O排布，封裝的設(shè)計就可以與芯片的設(shè)計平行展開，縮短了產(chǎn)品的設(shè)計周期。目前用于SoC的封裝設(shè)計周期是四到六個星期，這樣整個產(chǎn)品的設(shè)計周期可以顯著縮短。

　　即便優(yōu)化I/O排布不能得到更可靠或更高性能的封裝，該方案仍具有價值。隨著IC的時鐘速度向吉赫范圍發(fā)展，保持封裝性能的可靠是一項相當(dāng)艱巨的任務(wù)。在這樣的時鐘速度下，對封裝性能的分析—即便只是初步分析—也必須包含對電磁場分布的徹底分析，否則會造成極大偏差。將這類檢驗一直拖到芯片設(shè)計的最后階段將造成產(chǎn)品上市的延遲。

　　這樣的工具對SoC或SiP產(chǎn)品的設(shè)計都是很有用的。它可以用來選擇SoC還是SiP，由于這種選擇需要在產(chǎn)品設(shè)計流程的早期就要完成。

　　如果選擇SiP方案，那么協(xié)同設(shè)計就更為關(guān)鍵。在這這種情況下，封裝需要把芯片彼此連接，這時封裝中的互連與SoC中片上互連的作用是等同的。可以采用多種方法完成這些互連。在某些SiP中，可能采用基板層的走線。而芯片疊層的SiP則采用引線鍵和將芯片彼此相連，并連接到封裝上。在某些情況中，SiP中每個芯片的設(shè)計都需要在最初階段就開始考慮封裝的互連。

　　這兩個公司計劃在未來幾個月內(nèi)發(fā)布更多的成果，而實際上需要的進(jìn)展則更多。IC具有數(shù)千個I/O的趨勢還會繼續(xù)發(fā)展。例如3D IC和帶有埋置無源元件的芯片模塊之類的前瞻性技術(shù)可能還會需要比協(xié)同設(shè)計更多的考慮。

　　工業(yè)界正處于芯片-封裝協(xié)同設(shè)計這一流程的起始階段：清楚了需要采用這樣的技術(shù)并在制造用于協(xié)同設(shè)計的工具。為了解決更復(fù)雜的芯片—封裝協(xié)同設(shè)計問題需要有更多進(jìn)展，還有更多尚未出現(xiàn)的設(shè)計方法需要開發(fā)并確定。