用于實(shí)時(shí)時(shí)鐘的32.768kHz晶振電路分析與設(shè)計(jì)

作者：時(shí)間：2013-01-11 來(lái)源：網(wǎng)絡(luò)

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摘要：提出了一種采用晶振和比較器的結(jié)構(gòu)實(shí)現(xiàn)實(shí)時(shí)時(shí)鐘RTC的32. 768kHz集成晶體振蕩電路的方法。設(shè)計(jì)基于UMC 0. 18um 工藝參數(shù)，并使用Hspice 對(duì)所設(shè)計(jì)的電路進(jìn)行仿真，通過(guò)分析其各項(xiàng)性能指標(biāo)，驗(yàn)證了電路具有起振時(shí)間短，波形穩(wěn)定，功耗低，所占芯片面積小的特點(diǎn)。

本文引用地址：http://butianyuan.cn/article/175922.htm

　　0 引言

　　在很多數(shù)字集成電路中都要用到實(shí)時(shí)時(shí)鐘（RTC , Real Time Clock）電路，而確保RTC 工作計(jì)時(shí)準(zhǔn)確的關(guān)鍵部分就是32.756kHz 的晶體振蕩電路。

　　傳統(tǒng)的RTC 電路是采用反相器對(duì)晶振產(chǎn)生的波形做整形，所用起振時(shí)間需要幾個(gè)ms ,如果用過(guò)多的反相器會(huì)加大電路功耗。本文提出一種用晶體起振電路模型和比較器搭建的晶振電路，晶振模型部分用于產(chǎn)生32. 768kHz的正弦波，比較器部分將波形整形為最終需要的時(shí)鐘波形。但是本文中所介紹的整個(gè)晶振電路的起振時(shí)間只需要幾個(gè)μs ,而且電路所需靜態(tài)電流少，耗功率小，版圖所占面積也小。整個(gè)電路用基于Hspice 做了仿真，驗(yàn)證了電路各參數(shù)的準(zhǔn)確性及電路的可實(shí)現(xiàn)性，并已成功流片并用于基于0. 18μm 工藝下的某系列音頻芯片中，為其提供實(shí)時(shí)時(shí)鐘。

　　1 電路結(jié)構(gòu)

　　圖1 所示為振蕩電路結(jié)構(gòu)框架，將晶振模型產(chǎn)生的正弦信號(hào)IN 和OUT 作為輸入，進(jìn)入比較器比較后，產(chǎn)生穩(wěn)定的32k 時(shí)鐘波形。

圖1 晶振的整體電路

　　2 具體電路分析

　　按晶振部分和比較器部分分別給出具體電路的分析。

　　2. 1 晶振部分的電路分析

　　圖2 所示是晶振部分所用的具體電路，其中，R1 , C1 ,L1 , Cp 是晶體的等效模型電路。R1 是晶體的等效串聯(lián)電阻，其值表示晶體的損失，L1 , C1 分別為晶體的等效串聯(lián)電感和電容，這兩個(gè)值決定晶體的振蕩頻率為32. 785kHz （ f = 1P2pi √LC） , Cp 是晶體輸入輸出引腳間的電容，其值為5 p , Cl1 , Cl2 是晶體的負(fù)載電容。圖2 中NMOS管M1 作為一個(gè)單級(jí)反相放大器通過(guò)晶振等效電路形成正反饋，從而和柵源（ G , S） ,漏源（ D , S）之間的兩個(gè)負(fù)載電容一起形成Pierce 振蕩電路的結(jié)構(gòu)。Ribias 和Rg 為NMOS管提供偏置電壓。該晶振部分電路在滿(mǎn)足巴克豪林準(zhǔn)則的條件下可以振蕩。

圖2 晶振部分的具體電路。

　　以下通過(guò)負(fù)阻的角度來(lái)分析電路的工作原理，圖3 所示為晶振部分等效串聯(lián)諧振電路，其中NMOS 管M1 和Cl1 , Cl2 的阻抗可以等效為：

　　其具體等效方法為：設(shè)流進(jìn)OUT 點(diǎn)的電流為I ,Ribias 兩端的電壓為V ,NMOS 管上的漏電流為gmVIN ,則：

　　聯(lián)立這兩個(gè)式子，消去VIN 即可得到：

　　從而，起振電路的等效阻抗：

　如果要維持電路振蕩，必須保持Zc 的實(shí)部與R1 之和是零或者負(fù)值，這就對(duì)gm 的值提出了要求。

　　gm 的最小值可以用以下方法估計(jì)：

　　忽略Ribias和Cp ,設(shè)定Cl1 = Cl2 = C , Zc 即可簡(jiǎn)化成：

　　Zc 實(shí)部的絕對(duì)值要大于等于R1，所以有：

　　根據(jù)上述條件設(shè)定晶振部分電路各器件參數(shù)，以滿(mǎn)足晶振起振條件后，晶振輸入輸出端XIN 和XOUT 分別會(huì)產(chǎn)生相位相反的正弦信號(hào)。

圖3 晶振電路的等效電路

　　2. 2 比較器部分的電路分析

　　電路中的比較器電路結(jié)構(gòu)如圖4 所示，晶振產(chǎn)生的兩個(gè)幅度相等相位相反的信號(hào)作為輸入進(jìn)入比較器輸入。

圖4 比較器電路。

　　M1 - M4 構(gòu)成偽電流源差分放大器，M5 和M6用來(lái)提高輸入管M3 和M4 的gm ,M7 和M8 是用輸出電壓作為其柵極電壓，從而控制M3 和M4 的連接與否。當(dāng)V IN > VOUT時(shí)，M3 的漏電流大于M4 上的漏電流，而M1上的電流鏡像到M2上，于是M2上的電流大于M4 上的電流，多余的電流將流進(jìn)反相器1 ,由于反相器的輸入電容，電流轉(zhuǎn)化成電壓，此時(shí)可以認(rèn)為是數(shù)字高電平1 ,那么輸出也即為高電平，M7管導(dǎo)通，M5 增加了M3 的gm ,進(jìn)一步增加反相器1的輸入電壓，從而使得輸出高電平更穩(wěn)定；反之，當(dāng)V IN VOUT時(shí)，M3 的漏電流小于M4 上的漏電流，同樣M1 上的電流鏡像到M2 上，于是M2 上的電流小于M4 上的電流，因此反相器1 的輸入電容放電補(bǔ)充這部分電流，此時(shí)可以認(rèn)為反相器1 的輸入電壓是數(shù)字低電平0 ,那么輸出也即為低電平，M8 管導(dǎo)通，M6 增加了M4 的gm ,從而將反相器1 的輸入電壓下拉至更低電平，從而使得輸出低電平更穩(wěn)定。

　　由于比較器電路的輸入電阻趨于無(wú)窮大，所用工藝下輸入電容數(shù)量級(jí)為f F , 因此整個(gè)電路與晶振電路連接時(shí)不會(huì)對(duì)晶振電路造成影響。

現(xiàn)分析其具體性能如下：

　　最大輸出電壓為：