一種新型的交流電源信號(hào)發(fā)生器的設(shè)計(jì)

摘要：介紹了交流電源信號(hào)發(fā)生器的基本原理，闡述了國(guó)內(nèi)外有關(guān)交流電源信號(hào)發(fā)生器設(shè)計(jì)的基本方法，基于可編程邏輯器件(CPLD)設(shè)計(jì)實(shí)現(xiàn)了交流電源信號(hào)發(fā)生器，并給出了仿真及實(shí)驗(yàn)波形。
關(guān)鍵詞：可編程邏輯器件；交流電源；信號(hào)發(fā)生器

交流電源是把輸入電源變換成在電壓、電流、頻率、波形以及在穩(wěn)定性、可靠性等方面符合要求的電能供給負(fù)載的電源變換器。輸入電源多為單相或三相交流，輸出量仍是交流電，含穩(wěn)壓、穩(wěn)流、穩(wěn)頻、不間斷供電等類(lèi)型。在慣性測(cè)量系統(tǒng)中，交流電源廣泛用于陀螺儀表轉(zhuǎn)子電源、傳感器激勵(lì)、頻標(biāo)、電磁懸浮激勵(lì)等，是保障系統(tǒng)性能的基礎(chǔ)電路。
交流電源信號(hào)發(fā)生器產(chǎn)生交流電源基準(zhǔn)信號(hào)，本文將針對(duì)某慣性平臺(tái)交流電源系統(tǒng)提出一種新型的信號(hào)發(fā)生器設(shè)計(jì)方案。

1 交流電源信號(hào)發(fā)生器指標(biāo)要求
交流電源一般由信號(hào)發(fā)生器、波形變換器、功率放大器、穩(wěn)幅回路組成，電路結(jié)構(gòu)方框圖如圖1所示。

交流電源信號(hào)發(fā)生器是交流電源的核心部分，產(chǎn)生交流電源工作所需信號(hào)波形。針對(duì)某慣性平臺(tái)交流電源系統(tǒng)，需要產(chǎn)生以下信號(hào)：
信號(hào)1：頻率256 kHz，占空比50％，5 VTTL信號(hào)；
信號(hào)2：頻率16kHz，占空比50％，5VTTL信號(hào)；
信號(hào)3：頻率8kHz，占空比50％，5VTTL信號(hào)；
信號(hào)4：頻率4kHz，占空比50％，5 VTTL信號(hào)；
信號(hào)5：頻率2kHz，占空比50％，5VTTL信號(hào)；
信號(hào)6～信號(hào)8：頻率1 kHz，占空比50％，5 VTTL信號(hào)，相位差120°；
頻率穩(wěn)定度：1／106；
頻率精度：1／103。

2 基于CPLD的交流電源信號(hào)發(fā)生器電路設(shè)計(jì)
2．1 常規(guī)信號(hào)發(fā)生電路設(shè)計(jì)方法
常規(guī)的信號(hào)發(fā)生電路設(shè)計(jì)方法有振蕩器加整形方式、單片微處理器軟件編程、晶振加鎖相式頻率合成技術(shù)(PLL)等若干種方法。
振蕩方式(例如文式振蕩橋電路)是最為常見(jiàn)的一種信號(hào)產(chǎn)生方式，對(duì)于LC和RC信號(hào)產(chǎn)生器，適當(dāng)?shù)卦O(shè)計(jì)頻率選擇電路中的電感、電容或電阻的數(shù)值，信號(hào)產(chǎn)生器就可方便的產(chǎn)生所要求工作頻率的信號(hào)，但該方式電路的頻率穩(wěn)定性不高，通常僅為10-3量級(jí)；
單片微處理器軟件編程方式可以大大簡(jiǎn)化電路結(jié)構(gòu)，減少系統(tǒng)功耗、制作成本和調(diào)試時(shí)間，靈活性高，但該方式輸出信號(hào)的頻率較低，輸出信號(hào)頻率的調(diào)整精度也較低；
晶振作激勵(lì)應(yīng)用鎖相式頻率合成技術(shù)，使信號(hào)輸出達(dá)到了晶振的頻率穩(wěn)定度，具有較寬的頻率可調(diào)范圍，但電路復(fù)雜，實(shí)現(xiàn)難度較大。
常規(guī)的交流信號(hào)發(fā)生電路要么電路簡(jiǎn)易，但精度難以達(dá)到要求；要么精度較高，電路較復(fù)雜，難以在電路結(jié)構(gòu)和性能指標(biāo)方面達(dá)到最優(yōu)。基于復(fù)雜可編程邏輯電路(CPLD)的陀螺信號(hào)發(fā)生電路較好的解決了上述問(wèn)題，有源晶振作為激勵(lì)，采用軟件編程實(shí)現(xiàn)了硬件功能，具有電路簡(jiǎn)單、精度及溫漂取決于晶振質(zhì)量、可靠性較高、易移植等優(yōu)勢(shì)。
2．2 基于CPLD的交流電源信號(hào)發(fā)生器的實(shí)現(xiàn)
(1) CPLD簡(jiǎn)介及其設(shè)計(jì)流程
可編程邏輯器件隨著微電子制造工藝的發(fā)展取得了長(zhǎng)足的進(jìn)步。從早期的只能存儲(chǔ)少量數(shù)據(jù)，完成簡(jiǎn)單邏輯功能的可編程只讀存儲(chǔ)器(PROM)、紫外線可擦除只讀存儲(chǔ)器(EPROM)和電可擦除只讀存儲(chǔ)器(E2PROM)，發(fā)展到能完成中大規(guī)模的數(shù)字邏輯功能的可編程陣列邏輯(PAL)和通用陣列邏輯(GAL)，今天已經(jīng)發(fā)展成為可以完成超大規(guī)模的復(fù)雜組合邏輯與時(shí)序邏輯的復(fù)雜可編程邏輯器件(CPLD)和現(xiàn)場(chǎng)可編程邏輯器件(FPGA)。隨著工藝技術(shù)的發(fā)展，新一代的FPGA將集成中央處理器(CPU)或數(shù)字處理器(DSP)內(nèi)核，為實(shí)現(xiàn)片上可編程系統(tǒng)(SOPC)提供強(qiáng)大硬件支持。
本文采用Altera公司MAX7000系列EPM7128STI100，它有128個(gè)邏輯單片(LE)、5VTTL I／O電平標(biāo)準(zhǔn)、84個(gè)I／O、TOFP-100封裝，采用Quar tus II軟件進(jìn)行設(shè)計(jì)輸入、綜合、布局布線、仿真、編程和配置，采用707廠J-ZPB-26-16．384M-5型16．384MHz軍品級(jí)晶振作為時(shí)序基準(zhǔn)，芯片背板大面積“覆地”，芯片電源腳和地之間并聯(lián)0．1μF／0603高頻去耦電容，硬件框圖如圖2所示。