A／D轉(zhuǎn)換器THS1206在紅外成像系統(tǒng)中的應(yīng)用
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其主要的控制寄存器說明如下：
①VREF：參考電壓選擇，0為內(nèi)部參考電壓，1為外部參考電壓；
②MODE：模式選擇，0為連續(xù)轉(zhuǎn)換模式，1為單獨轉(zhuǎn)換模式；
③CHSEL0、CHSEL1、DIFF0、DIF1：通道和差分模式選擇；
④OVFL／FRST：FIFO溢出標(biāo)志位或FIFO復(fù)位控制；
⑤TRIG0、TRIG1：環(huán)形FIFO深度設(shè)置；
⑥D(zhuǎn)ATA_T、DATA_P：中斷信號DATA極性控制；
⑦RBACK：控制寄存器參數(shù)回讀使能位。
1．3 環(huán)形FIFO
THS1206內(nèi)部集成一個12位，最大深度為16的環(huán)形FIFO，用于實現(xiàn)與處理器的高速數(shù)據(jù)鏈接。該FIFO為一個可編程環(huán)形存儲器，可以緩存內(nèi)部轉(zhuǎn)換后的數(shù)據(jù)，允許數(shù)據(jù)的寫溢出。環(huán)形FIFO的結(jié)構(gòu)圖如圖2所示。本文引用地址：http://butianyuan.cn/article/175982.htm
數(shù)據(jù)根據(jù)芯片采集通道設(shè)置的不同，自動將數(shù)據(jù)按順序?qū)懭隖IFO中；讀、寫和觸發(fā)指針控制了數(shù)據(jù)的寫入和讀出過程。首先，通過控制寄存器，設(shè)置FIFO的寫入深度；當(dāng)FIFO內(nèi)數(shù)據(jù)到達寫入深度后，中斷信號DATA_AV有效，此時外部控制器需要及時將數(shù)據(jù)讀出。需要注意的是，在實際設(shè)計中，經(jīng)常會因為讀寫時序關(guān)系，導(dǎo)致數(shù)據(jù)采集失敗。時序如圖3所示。
該設(shè)計采樣時鐘CONV_CLK為6 MHz，觸發(fā)深度為8。由于系統(tǒng)設(shè)計原因(例如PCB走線延時、處理器內(nèi)部路徑延時等)，觸發(fā)信號有效到開始讀出數(shù)據(jù)遲滯的時間較長(tLAT)，致使FIFO數(shù)據(jù)尚未完全讀出時，處理器又向FIFO中寫入新的數(shù)據(jù)，結(jié)果數(shù)據(jù)溢出，數(shù)據(jù)采集系統(tǒng)不能正確采集數(shù)據(jù)。因此，在設(shè)計中，應(yīng)保證在中斷信號有效時，將FIFO中數(shù)據(jù)及時讀出。
2 紅外成像系統(tǒng)
該紅外成像系統(tǒng)由光敏感器、FPGA邏輯單元、主控單元和A／D轉(zhuǎn)換單元組成。功能原理圖如圖4所示。
光敏感器選用Indigo公司的基于碲鉻汞結(jié)構(gòu)的ISC0002系列紅外面陣探測器。該探測器像元分辨率為640×512，像元尺寸25μm×25μm，最大輸出像元速率10 MHz。該探測器分兩路輸出圖像數(shù)據(jù)，數(shù)據(jù)率為2 MHz，可將各轉(zhuǎn)換后的像元圖像信息電壓輸出。FPGA邏輯單元選用Xil inx公司的FPGA芯片XCV300，該芯片包含30萬門邏輯資源，為光敏感器提供驅(qū)動時序，并與主控制器通信，實現(xiàn)各控制功能；A／D轉(zhuǎn)換單元使用了一片THS1206，將紅外探測器的兩路模擬圖像信號轉(zhuǎn)換為數(shù)字信號，返回FPGA邏輯單元；最后，F(xiàn)PGA邏輯單元將數(shù)據(jù)打包整合，輸出至圖像快視設(shè)備，顯示圖像。
3 THS1206硬件設(shè)計
THS1206可以方便地和FPGA等處理器進行無縫連接。圖5為紅外成像系統(tǒng)A／D轉(zhuǎn)換單元電路原理圖。
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