基于CMOS多功能數(shù)字芯片的ESD保護(hù)電路設(shè)計(jì)

摘要 基于CSMC 2P2M 0 6μm CMOS工藝設(shè)計(jì)了一種ESD保護(hù)電路。整體電路采用Hspice和CSMC 2P2M的0 6μm CMOS 工藝的工藝庫(kù)(06mixddct02 x24)仿真，基于CSMC 2P2M 0 6μm CMOS工藝完成版圖設(shè)計(jì)，并在一款多功能故字芯片上使用，版圖面椒雨積為1mm×1 mm，參與MPW(多項(xiàng)目晶圓)計(jì)劃流片，流片測(cè)試結(jié)果表明，芯片滿足設(shè)計(jì)目標(biāo)。
關(guān)鍵詞 CMOS工藝；ESD保護(hù)電路；版圖設(shè)計(jì)

隨著CMOS集成電路產(chǎn)業(yè)的高速發(fā)展，越來(lái)越多的CMOS芯片應(yīng)用在各種電子產(chǎn)品中，但在電子產(chǎn)品系統(tǒng)的設(shè)計(jì)過(guò)程中，隨著CMOS工藝尺寸越求越小，單位面積上集成的晶體管越來(lái)越多，極大地降低了芯片的成本，提高了芯片的運(yùn)算速度。但是，隨著工藝的進(jìn)步和尺寸的減小，靜電釋放(ESD)，Elecyro Static Discharge)問(wèn)題變得日益嚴(yán)峻。據(jù)統(tǒng)計(jì)，在集成電路設(shè)計(jì)中大約40％的失效電路是ESD問(wèn)題造成的。
MOS晶體管是絕緣柵器件，柵極通過(guò)薄氧化層和其他電極之間絕緣。如果柵氧化層有較大的電壓，會(huì)造成氧化層擊穿，使器件永久破壞。隨著器件尺寸減少，柵氧化層不斷減薄，氧化層能承受的電壓也不斷下降，引起氧化層本征擊穿的電場(chǎng)強(qiáng)度約為1 X 107V／cm。如柵氧化層厚度是50 nm 則可承受的最大電壓約50 V，當(dāng)柵氧化層厚度減少到5 nm，則所能承受的最大電壓約為5 V。因此外界的噪聲電壓容易引起柵擊穿。特別是外界各種雜散電荷會(huì)在柵極上積累，由于MOS 晶體管的柵電容很小，只要少量的電荷就能形成很大的等效柵壓，引起器件和電路失效，這就是ESD問(wèn)題。例如，人體所帶的靜電荷可產(chǎn)生高達(dá)幾kV的電壓，在80％的濕度情況下，人走過(guò)化纖地毯可能產(chǎn)生1．5 kV靜電壓。ESD對(duì)CMOS集成電路的損傷，不僅會(huì)引起MOS器件柵擊穿，還可能誘發(fā)電路內(nèi)部發(fā)生閂鎖效畸應(yīng)。另外，靜電釋放產(chǎn)生的瞬時(shí)大電流可能造成芯片局部發(fā)熱，損害器件和電路。在一般的條件下，ESD不會(huì)導(dǎo)致器件即時(shí)失效，它往往潛伏在集成電路器件中，這種存在有潛在缺陷的器件在使用時(shí)容易失效。 特別是在深亞微米CMOS工藝中，由于溥柵氧化層的擊穿電壓較低，必須加入有效的在片ESD保護(hù)電路以箝位加到內(nèi)部電路柵氧化層上的過(guò)充電壓。

1 ESD放電模式與設(shè)計(jì)方案
在集成電路中和外界相連的輸入、輸出端子比內(nèi)部器什更容易受到ESD損傷。一般電路的輸入或輸出端與電源和地之間的ESD應(yīng)力有4種模式：
(1)某一輸入(或輸出)端對(duì)地的正脈沖電壓(PS模式)：VSS接地，ESD正電壓加到該輸入輸出端，對(duì)VSS放電，VDD與其他管腳懸空。
(2)某一輸入(或輸出)端對(duì)地的負(fù)脈沖電壓(NS模式)：VSS接地，ESD負(fù)電壓加到該輸入輸出端，對(duì)VSS放電，VDD與其他管腳腳懸空。
(3)某一個(gè)輸入或輸出端相對(duì)VDD端的正脈沖電壓(PD模式)：VDD接地，ESD正電壓加到該輸入輸出端，對(duì)VDD放電，VSS與其他管腳懸空。
(4)某一個(gè)輸入或輸出端相對(duì)VDD端的負(fù)脈沖電壓(ND模式)：VDD接地，ESD負(fù)電壓加在該輸入輸出端，對(duì)VDD放電，VSS與其他管腳懸空。

防止集成電路芯片輸入、輸出端受到ESD應(yīng)力損傷的方法是在芯片的輸入和輸出端增加ESD保護(hù)電路。保護(hù)電路的作用主要有兩方面：一是提供ESD電流的釋放通路；二是電壓鉗位，防止過(guò)大的電壓加到MOS器件上。