KAI-02150的CCD模擬前端采集電路設(shè)計(jì)

作者：時(shí)間：2012-04-28 來(lái)源：網(wǎng)絡(luò)

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2．2 時(shí)序控制采集電路的設(shè)計(jì)
傳統(tǒng)CCD時(shí)序控制采集電路主要由CPLD和相關(guān)雙采樣A／D芯片組成，垂直時(shí)鐘由CPLD提供，而水平時(shí)鐘和電荷復(fù)位時(shí)鐘則由A／D芯片提供。為滿足多種工作模式的切換，必須預(yù)存多種驅(qū)動(dòng)時(shí)鐘的輸出樣式，這樣需要在CPLD中編寫多種垂直時(shí)鐘時(shí)序樣式，大大增加了代碼開發(fā)的工作量。此外傳統(tǒng)方案外圍電路復(fù)雜，驅(qū)動(dòng)時(shí)鐘信號(hào)源需要CPLD和A／D同時(shí)提供，在集成度、靈活性和穩(wěn)定性上都有所欠缺。
文中采用兩片Analog Device公司生產(chǎn)的AD9920A來(lái)進(jìn)行精確的CCD時(shí)鐘信號(hào)時(shí)序的輸出和對(duì)CCD信號(hào)的進(jìn)行A／D轉(zhuǎn)換。AD9920A主要特點(diǎn)如下：12位40．5 MHz模數(shù)轉(zhuǎn)換器；內(nèi)置相關(guān)雙采樣控制電路；集成精確時(shí)序控制器；支持24路可編程垂直時(shí)鐘信號(hào)輸出。由于所有驅(qū)動(dòng)時(shí)鐘和復(fù)位信號(hào)均由AD9920A提供，與傳統(tǒng)方案相比，文中采用的方案可以通過(guò)SPI接口配置AD9920A自身寄存器，預(yù)存多種時(shí)鐘驅(qū)動(dòng)樣式，更加靈活方便地進(jìn)行配置出多種攝像機(jī)工作模式，并且具有更高的穩(wěn)定可靠性。
方案中所采用的兩片AD9920A中一片工作在Master模式，用來(lái)提供CCD所需的水平垂直時(shí)鐘、電荷復(fù)位信號(hào)和電子快門信號(hào)，并對(duì)通道A的CCD信號(hào)進(jìn)行采集。另外一片工作在Slave模式，對(duì)通道B進(jìn)行信號(hào)采集。工作在Master模式的AD9920A產(chǎn)生的HD和VD同步信號(hào)輸入到Slave模式的AD9920A，以便同步CCD數(shù)字信號(hào)輸出，在FPGA中雙通道采集的圖像可以得到還原。
2．3 時(shí)鐘驅(qū)動(dòng)電路的設(shè)計(jì)
KAI-02150的時(shí)鐘驅(qū)動(dòng)信號(hào)高低電平要求各不相同，前級(jí)AD9920A所提供的TTL時(shí)鐘信號(hào)必須通過(guò)時(shí)鐘驅(qū)動(dòng)電路來(lái)進(jìn)行電壓轉(zhuǎn)換，以符合CCD驅(qū)動(dòng)電平的要求。
時(shí)鐘驅(qū)動(dòng)電路主要作用是為時(shí)鐘信號(hào)提供直流偏置與增大時(shí)鐘驅(qū)動(dòng)能力。文中采用DC12V電壓供電，由雙通道DC／DC轉(zhuǎn)換器LT3471得到16 V和-10 V電壓，后經(jīng)LDO穩(wěn)壓芯片LT1964和LT1761得到CCD垂直時(shí)鐘所需的-9 V和12 V直流偏置電壓。而水平時(shí)鐘信號(hào)、復(fù)位信號(hào)和電子快門的直流偏置電壓則主要由兩片雙極性D／A轉(zhuǎn)換器AD5734R產(chǎn)生，后經(jīng)LT1010電源緩沖器來(lái)提高電流輸出能力。
前級(jí)Master模式的AD9920A輸出的水平時(shí)鐘信號(hào)與復(fù)位信號(hào)經(jīng)74LCX541 8路三態(tài)CMOS緩沖器輸入。為避免信號(hào)產(chǎn)生過(guò)多失真，在PCB布線時(shí)HL、H1、H2和RG走線的電感應(yīng)非常低。為使互感最小，互補(bǔ)信號(hào)H1和H2的布線應(yīng)盡可能對(duì)稱并靠近。H5和H6信號(hào)也應(yīng)如此。CCD對(duì)HL和H1至H6有很大的瞬變電流要求，因此使用較寬的PCB走線。
垂直時(shí)鐘信號(hào)經(jīng)IXDD604高速M(fèi)OSFET驅(qū)動(dòng)器輸入到CCD，垂直時(shí)鐘信號(hào)VIB有高中低3個(gè)電平狀態(tài)。文中使用AD9920A輸出的兩個(gè)垂直時(shí)鐘信號(hào)經(jīng)過(guò)兩片IXDD604來(lái)產(chǎn)生所需要的V1B時(shí)鐘。如圖2所示，當(dāng)V1B_H為低時(shí)，U22的VCC為0 V，V1B可以根據(jù)V1B_ML輸出中低電平。當(dāng)V1B_H為高時(shí)，U22的VCC為12 V，保持V1B_ML為高使得V1B輸出12V。

本文引用地址：http://butianyuan.cn/article/177383.htm