基于FPGA和DDS的數(shù)控信號源的設(shè)計(jì)與實(shí)現(xiàn)

摘要 以FPGA為核心，根據(jù)DDS原理設(shè)計(jì)數(shù)控信號源，采用VHDL語言實(shí)現(xiàn)各功能模塊。該信號源可輸出正弦渡、方波和三角波，輸出信號的頻率以數(shù)控方式調(diào)節(jié)，幅度連續(xù)可調(diào)。與傳統(tǒng)信號源相比，該信號源具有波形質(zhì)量好、精度高、設(shè)計(jì)方案簡潔、易于實(shí)現(xiàn)、便于擴(kuò)展與維護(hù)的特點(diǎn)。
關(guān)鍵詞 信號源；DDS技術(shù)；FPGA；數(shù)控方式

信號源輸出信號可作為標(biāo)準(zhǔn)信號和用戶自定義信號而成為電氣電子各領(lǐng)域，如自動控制、通信電子、電子對抗、航空航天等，以及科研測試中必不可少的電子測量和計(jì)量設(shè)備。隨著科學(xué)技術(shù)的不斷提高，對信號源的頻率精度和穩(wěn)定度、頻率范圍等要求也越來越高。
傳統(tǒng)信號源通常利用石英晶體振蕩電路、RC振蕩電路或LC振蕩電路實(shí)現(xiàn)，電路構(gòu)造復(fù)雜、頻率范圍較窄、精度和穩(wěn)定度較低、且調(diào)節(jié)不方便、電路易于損壞、維護(hù)困難。目前直接數(shù)字頻率合成器DDS(Direct Digital Frequency Synthesizer)是一種主流的頻率源合成技術(shù)。 DDS具有頻率分辨率高、頻率切換時間短、相位變換連續(xù)、可靠性高等優(yōu)點(diǎn)?，F(xiàn)有基于DDS技術(shù)的信號源實(shí)現(xiàn)方案可分為兩大類：(1)以DDS專用芯片為核心，單片機(jī)為控制模塊。(2)以FPGA為核心完成DDS功能，單片機(jī)作為控制部分。由于DDS專用芯片并不具備LFM功能，而且只能以固定的方式工作，因此第一種方案缺乏靈活性。第二種方案涉及兩種編程語言一一匯編語言和硬件編程語言，顯然增加了方案的難度和復(fù)雜度，同時硬件系統(tǒng)也較復(fù)雜，不利于擴(kuò)展與維護(hù)。
文中根據(jù)DDS原理，以FPGA為核心，輔以簡單的外圍電路完成數(shù)控信號源的方案設(shè)計(jì)，各功能模塊利用VHDL語言設(shè)計(jì)，在FPGA中實(shí)現(xiàn)。設(shè)計(jì)方案既簡單方便、易于實(shí)現(xiàn)且靈活。

1 設(shè)計(jì)方案及工作原理
1．1 設(shè)計(jì)方案
設(shè)計(jì)方案如圖1所示，包括DDS、DAC、LPF、放大、幅度控制、頻率設(shè)置、波形選擇和顯示等模塊。其中，DDS模塊是核心部分，用于產(chǎn)生各種波形數(shù)據(jù)。DAC及LPF模塊將DDS輸出的波形數(shù)字值轉(zhuǎn)換成模擬值，并通過低通濾波得到平滑的波形信號。幅度控制模塊則控制輸出波形的幅度。頻率設(shè)置模塊控制輸出波形的頻率，可采用數(shù)控方式調(diào)節(jié)。顯示模塊可顯示輸出波形頻率和波形種類。

圖1中的DDS模塊、頻率設(shè)置、波形選擇、顯示控制模塊均在FPGA上實(shí)現(xiàn)，用VHDL語言完成設(shè)計(jì)，只有DAC、LPF、放大、顯示器件和輸入器件需要外接電路實(shí)現(xiàn)，因此硬件系統(tǒng)較為簡潔。
1．2 工作原理
設(shè)計(jì)的基本原理是DDS技術(shù)。DDS是基于查找表思想，事先把波形數(shù)據(jù)存儲于ROM表中，然后相位累加器輸出作為地址信號，讀出波形數(shù)據(jù)。但為避免因累加器溢出后下次累加舍掉余值而產(chǎn)生的頻率誤差，以及累加器高位不同步引起的競爭冒險(xiǎn)問題，文中根據(jù)李曉芳等人提出的DDS算法優(yōu)化思路來設(shè)計(jì)DDS結(jié)構(gòu)。設(shè)計(jì)的DDS結(jié)構(gòu)如圖2所示。相位累加器在系統(tǒng)時鐘fclk的作用下，以頻率控制字Fword在為步長不斷累積，其溢出信號pvo作為地址信號發(fā)生器的時鐘。地址信號發(fā)生器實(shí)際是以pvo為觸發(fā)脈沖的計(jì)數(shù)器，其輸出信號作為ROM表的地址信號。圖2中同步寄存器的作用是保證頻率字改變時不會影響累加器的正常工作。