高速DSP的PCB抗干擾設(shè)計(jì)技術(shù)

高速系統(tǒng)中，噪聲干擾的產(chǎn)生是第一影響因素，高頻電路還會(huì)產(chǎn)生輻射和沖突，而較快的邊緣速率則會(huì)產(chǎn)生振鈴、反射和串?dāng)_。如果不考慮高速信號(hào)布局布線的特殊性，設(shè)計(jì)出的電路板將不能正常工作。因此PCB板的設(shè)計(jì)成功是DSPs電路設(shè)計(jì)過(guò)程中非常關(guān)鍵的一個(gè)環(huán)節(jié)。

1 傳輸線效應(yīng)

1.1信號(hào)完整性
信號(hào)完整性主要有反射、振鈴、地彈和串?dāng)_等現(xiàn)象。PCB板上的走線可等效為圖1所示的串聯(lián)和并聯(lián)的電容、電阻和電感結(jié)構(gòu)。串聯(lián)電阻的典型值0.25D.／R-4）。55DJft，并聯(lián)電阻阻值通常很高。將寄生電阻、電容和電感加到實(shí)際的PCB連線中之后，連線上的最終阻抗稱為特征阻抗zo。

如果傳輸線和接收端的阻抗不匹配，這就會(huì)引起信號(hào)的反射和振蕩。

布線的幾何形狀，不正確的線端接，經(jīng)過(guò)連接器的傳輸及電源平面的不連續(xù)等因素的變化均會(huì)導(dǎo)致反射。過(guò)沖和下沖是信號(hào)在電平上升沿和下降沿變化時(shí)產(chǎn)生的，會(huì)在瞬間產(chǎn)生高于或低于平穩(wěn)電平的毛刺，容易損壞器件。信號(hào)的振鈴和環(huán)繞振蕩分別是由線上不恰當(dāng)?shù)碾姼泻碗娙菟鶓?yīng)起的。振鈴可以通過(guò)適當(dāng)?shù)亩私佑枰詼p小。

當(dāng)電路中有大的電流涌動(dòng)時(shí)會(huì)引起地彈，若有一個(gè)較大的瞬態(tài)電流在芯片與板的電源平面流過(guò)，芯片封裝與電源平面間的寄生電感和電阻就會(huì)引發(fā)電源噪聲。串?dāng)_是兩條信號(hào)線之間的耦合問(wèn)題，信號(hào)線之間的互感和互容導(dǎo)致了線上的噪聲。容性耦合引發(fā)耦合電流，而感性耦合引發(fā)耦合電壓。PCB板層的參數(shù)、信號(hào)線間距、驅(qū)動(dòng)端和接收端的電氣特性及線端接方式對(duì)串?dāng)_都有一定的影響。

1.2 解決辦法
要解決常見(jiàn)的問(wèn)題需要采取的一些措施：

電源層對(duì)電流方向不限制，返回線可沿著最小阻抗即與信號(hào)線最接近的路徑走。這就可能使電流回路最小，而這將是高速系統(tǒng)首選的方法。但是電源層不排除線路雜波，不注意電源分布路徑，所有系統(tǒng)均會(huì)產(chǎn)生噪聲造成錯(cuò)誤。因此需要特殊的濾波器，由旁路電容實(shí)現(xiàn)。一般一個(gè)l蝦到lOp.F的電容放在板上電源輸入端，而0.01p.F至U0.1心的電容放在板上每個(gè)有源器件的電源、地的管腳之間。旁路電容的作用就像濾波器，大電容（10aF）放在電源輸入端，濾除板外產(chǎn)生的低頻（60Hz）噪聲，板上有源器件產(chǎn)生的噪聲在100MHz或更高的頻率下會(huì)產(chǎn)生諧波，放在每個(gè)芯片之間的旁路電容通常比放在板上電源輸入端的電容小得多。

根據(jù)經(jīng)驗(yàn)，如果設(shè)計(jì)中模數(shù)混合，將PCB分區(qū)為模擬和數(shù)字部分，模擬器件放在模擬部分，數(shù)字器件放在數(shù)字部分，A／D轉(zhuǎn)換器跨區(qū)放置。模擬信號(hào)和數(shù)字信號(hào)在各自區(qū)內(nèi)布線，保證數(shù)字信號(hào)返回電流不會(huì)流入到模擬信號(hào)的地上。

旁路和去耦是防止能量從一個(gè)回路轉(zhuǎn)移到另外一個(gè)回路，電源層、底線層、元器件和內(nèi)部電源連接3個(gè)回路區(qū)域需要重視。盡量加寬電源、地線寬度，最好是地線比電源線寬，它們的關(guān)系是：地線>電源線>信號(hào)線，通常信號(hào)線寬為：O.2～O.3mm，最細(xì)寬度可達(dá)0.05-''0.07mm，電源線為1.2-''2.5 n''Lrfl。用大面積銅層作地線用，在印制板上把沒(méi)被用上的地方都與地相連接作為地線用?；蚴亲龀啥鄬影?，電源，地線各占用一層。為每個(gè)集成電路芯片配置一個(gè)0.01心的陶瓷電容器。如遇到印制電路板空間小而裝不下時(shí)，可每4～10個(gè)芯片配置一個(gè)l～10心鉭電解電容器，這種器件的高頻阻抗特別小，在500kI-Iz～20MHz范圍內(nèi)阻抗小于lQ，而且漏電流很?。∣.5LlA以下）。去耦濾波電容器必須緊靠集成電路安裝，力求最短的電容器引線和最小的瞬態(tài)電流回路面積，特別是高頻旁路電容不能帶引線。

對(duì)于當(dāng)系統(tǒng)工作在50MHz時(shí)，將產(chǎn)生傳輸線效應(yīng)和信號(hào)的完整性問(wèn)題，采取傳統(tǒng)措施可以達(dá)到比較滿意的效果；而當(dāng)系統(tǒng)時(shí)鐘達(dá)到120MHz時(shí)，就需要考慮使用高速電路設(shè)計(jì)知識(shí)，否則基于傳統(tǒng)方法設(shè)計(jì)的PCB將無(wú)法正常工作。因此，高速PCB電路設(shè)計(jì)已經(jīng)成為電子系統(tǒng)設(shè)計(jì)師必須掌握的設(shè)計(jì)技術(shù)。


2 PCB高速信號(hào)電路設(shè)計(jì)技術(shù)

2.1 高速信號(hào)布線
高速信號(hào)布線采用多層板既是布線所必須的，也是降低干擾的有效手段。要合理的選擇層數(shù)來(lái)降低印制板尺寸，充分利用中間層來(lái)設(shè)置屏蔽，實(shí)現(xiàn)就近接地，能有效降低寄生電感，縮短信號(hào)傳輸長(zhǎng)度，降低信號(hào)間的交叉干擾等等，所有這些對(duì)高速電路的可靠性工作有利。有資料顯示，248第八屆全國(guó)抗輻射電子學(xué)與電磁脈沖學(xué)術(shù)交流會(huì)論文集同種材料時(shí)，四層板要比雙面板的噪聲低20dB。引線彎折越少越好，最好采用全直線，需要轉(zhuǎn)折，可用45度折線或圓弧轉(zhuǎn)折，可以減小高速信號(hào)對(duì)外的發(fā)射和相互間的耦合，減少信號(hào)的輻射和反射。

高速電路器件管腳間的引線越短越好。引線越長(zhǎng)，帶來(lái)的分布電感和分布電容值越大，會(huì)導(dǎo)致高速電路系統(tǒng)發(fā)生反射、振蕩等。高速電路器件管腳間的引線層間交替越少越好，就是元件連接過(guò)程中所用的過(guò)孔越少越好。據(jù)測(cè)，一個(gè)過(guò)孔可帶來(lái)約0.5pF的分布電容，導(dǎo)致電路的延時(shí)明顯增加。高速電路布線要注意信號(hào)線近距離平行走線所引入的“交叉干擾”，若無(wú)法避免平行分布，可以在平行信號(hào)線的反面布置大面積的“地”來(lái)減少干擾。在相鄰的兩個(gè)層，走線的方向務(wù)必取為相互垂直。

對(duì)特別重要的信號(hào)線或局部單元實(shí)施地線包圍的措施。可在如時(shí)鐘信號(hào)、高速模擬信號(hào)等這些不易受到干擾的信號(hào)走線的同時(shí)在外圍加上保護(hù)的地線，將要保護(hù)的信號(hào)線夾在中間。各類信號(hào)走線不能形成環(huán)路，地線也不能形成電流環(huán)路。如果產(chǎn)生環(huán)路布線電路，將在系統(tǒng)中產(chǎn)生很大的干擾。采用菊*鏈布線能有效的避免布線時(shí)形成環(huán)路。應(yīng)該在每個(gè)集成電路塊的附近設(shè)置一個(gè)或幾個(gè)高頻去耦電容。模擬地線、數(shù)字地線等接往公共地線時(shí)要用高頻扼流環(huán)節(jié)。某些高速信號(hào)線應(yīng)特殊處理：差分信號(hào)要求在同一層上且盡可能的靠近平行走線，差分信號(hào)線之間不允許插入任何信號(hào)，并要求等長(zhǎng)。

高速信號(hào)布線應(yīng)盡量避免分枝或形成樹(shù)樁（Stub）。高頻信號(hào)線走在表層容易產(chǎn)生較大的電磁輻射，將高頻信號(hào)線布線在電源和地線之間，通過(guò)電源和底層對(duì)電磁波的吸收，所產(chǎn)生的輻射將減少很多。

2.2 高速時(shí)鐘信號(hào)布線
時(shí)鐘電路在數(shù)字電路中占有重要地位。C64xDSP是C6000平臺(tái)的最新成員，它具有足夠高的處理速度。C64xDSP的高速時(shí)鐘可達(dá)到1.1GHz，為早期C62xDSP的lO倍。所以在未來(lái)的DSP現(xiàn)代電子系統(tǒng)應(yīng)用設(shè)計(jì)中對(duì)時(shí)鐘布線要求會(huì)越來(lái)越高。高速時(shí)鐘信號(hào)線優(yōu)先級(jí)最高，一般在布線時(shí)，需要優(yōu)先考慮系統(tǒng)的主時(shí)鐘信號(hào)線。高速時(shí)鐘信號(hào)線信號(hào)頻率高，要求走線盡量地短，保證信號(hào)的失真度最小。

高頻時(shí)鐘，對(duì)噪聲干擾特別敏感。需要對(duì)高頻時(shí)鐘信號(hào)線進(jìn)行保護(hù)和屏蔽，將干擾降到最小。

高頻時(shí)鐘（20MHz以上的時(shí)鐘，或上升沿少于5ns的時(shí)鐘）必須有地線護(hù)送，時(shí)鐘的線寬至少10rail，護(hù)送地線的線寬至少20mil。高頻信號(hào)線的保護(hù)地線兩端必須由過(guò)孔與地層良好接觸，且每5em左右要打過(guò)孔與地層相連；地線護(hù)送與數(shù)據(jù)線基本等長(zhǎng)，推薦手工拉線；時(shí)鐘發(fā)送側(cè)必須串接一個(gè)22～220Q左右的阻尼電阻。高速時(shí)鐘信號(hào)走線設(shè)計(jì)盡量設(shè)計(jì)在同一層上，高速時(shí)鐘信號(hào)線周圍盡量沒(méi)有其他的干擾源和走線。高頻時(shí)鐘連線建議采用星型連接或采用點(diǎn)對(duì)點(diǎn)連接，采用T型連接要保證等臂長(zhǎng)，盡量減少過(guò)孑L數(shù)量，在晶振或時(shí)鐘芯片下需敷銅防止干擾。避免由這些線帶來(lái)的信號(hào)噪聲所產(chǎn)生的干擾。

在高速信號(hào)布線和高速時(shí)鐘信號(hào)布線時(shí)，都要求走線時(shí)少打過(guò)孑L、少分枝，以免造成樹(shù)樁，產(chǎn)生信號(hào)的反射和串繞。過(guò)孔和樹(shù)樁（Stub）在高速PCB中的影響，不僅反映在對(duì)信號(hào)的影響，同時(shí)也導(dǎo)致導(dǎo)線的阻抗發(fā)生變化。而過(guò)孔和樹(shù)樁對(duì)阻抗的影響，往往是設(shè)計(jì)者容易忽略的問(wèn)題。

要選擇合理尺寸的過(guò)孔大小。比如對(duì)4層到10層的PCB設(shè)計(jì)來(lái)說(shuō)，常見(jiàn)的選擇為10mil／20mil（鉆孔／焊盤(pán)）或16mil／30mil的過(guò)孔較好，對(duì)于一些高密度的小尺寸的PCB，也可以使用8mil／18mil的過(guò)孔。對(duì)電源或地線的過(guò)孔可以考慮用較大尺寸，以減少阻抗。電源和地的管腳要就近放置過(guò)孔，過(guò)孔和管腳之間的引線越短越好，同時(shí)，電源和地的引線要盡可能粗，以減少阻抗。

最新的高密度系統(tǒng)級(jí)芯片采用BGA或COB封裝，管腳間距日益減小。球間距已低至O.6mm，并且還會(huì)繼續(xù)降低，導(dǎo)致封裝器件信號(hào)線不可能采用傳統(tǒng)的布線工具來(lái)引出。目前有兩種方法可249第八屆全國(guó)抗輻射電子學(xué)與電磁脈沖學(xué)術(shù)交流會(huì)論文集以解決這個(gè)問(wèn)題：（1）通過(guò)球下面的過(guò)孔將信號(hào)線從下層引出；（2）采用極細(xì)布線和自由角度布線在球柵陣列中找出一條引線通道。對(duì)這種BGA或COB封裝的高密度器件而言，采用寬度和空間極小的布線方式是惟一可行的，只有這樣，才能保證較高的成品率和可靠性，滿足高速設(shè)計(jì)要求。

2.3 BGA封裝的焊盤(pán)設(shè)計(jì)
隨著器件封裝技術(shù)的發(fā)展，器件的封裝相對(duì)尺寸越來(lái)越小。TMS320C6000系列器件有多達(dá)352個(gè)引腳，因?yàn)锽GA腳間距密集，過(guò)孔離管腳很近，會(huì)產(chǎn)生很大的電感。對(duì)高速信號(hào)也是有害的，所以在BGA散孔時(shí)，盡量采用較小的孔。BGA的焊盤(pán)大小和BGA的腳間距之間有一個(gè)對(duì)應(yīng)的關(guān)系，但不能大于BGA管腳小球的直徑，通常約為它的l／10~l／5。BGA焊盤(pán)旁的過(guò)孔、焊盤(pán)在元件面均需塞孔和覆蓋綠油，為了BGA的焊接，周圍2era內(nèi)不能出現(xiàn)其他器件。

3 結(jié)論
數(shù)字信號(hào)處理器是信號(hào)處理的核心，而隨著高頻器件的普及，印制板密度增加，干擾加大，信號(hào)質(zhì)量的提高已提到了設(shè)計(jì)的首要地位。而高速DSPs的PCB電路板設(shè)計(jì)是一個(gè)非常復(fù)雜的設(shè)計(jì)過(guò)程。在進(jìn)行高速電路設(shè)計(jì)時(shí)有多個(gè)因素需要加以考慮，這些因素又是相互對(duì)應(yīng)。如高速器件布局時(shí)位置靠近，雖可以減小延時(shí)，但可能產(chǎn)生串?dāng)_和顯著的熱效應(yīng)；走線時(shí)高速信號(hào)盡量布線在內(nèi)層和少打過(guò)孔也是一個(gè)矛盾。因此在設(shè)計(jì)中，需要綜合考慮各有利因素，做出全面的電路設(shè)計(jì)。

只有這樣才能設(shè)計(jì)出抗干擾能力強(qiáng)，性能穩(wěn)定，實(shí)時(shí)性高的高質(zhì)量PCB電路板。