用非傳統(tǒng)MOSFET方案提高功率CMOS器件的功效

三十多年來(lái)，本本體硅(bulk silicon)MSOFET工藝一直是晶體管器件所采用的主要CMOS工藝。我們非常熱衷于從縮小晶體管來(lái)提高密度和性能。在相同的成本上具有更快的速度、更大的內(nèi)存，是一件多么美妙的事情！越來(lái)越多的在工藝上的進(jìn)步目前已能使完好的特征尺寸升級(jí)到90nm技術(shù)節(jié)點(diǎn)。然而，在深層納米尺寸滿(mǎn)足對(duì)漏電和性能的需要卻迅速地把傳統(tǒng)的晶體管逼入困境。

要使性能得到繼續(xù)的升級(jí)，人們正在采用新型材料和結(jié)構(gòu)來(lái)改善傳統(tǒng)的CMOS工藝。在超過(guò)32nm及以上的技術(shù)上，面對(duì)著功率性能前所未有的挑戰(zhàn)，晶體管可能通過(guò)一系列的跳躍式創(chuàng)新得到發(fā)展嗎？盡管答案仍在探索之中，從金屬/高K柵堆疊、新型應(yīng)變硅到多柵器件等等新型材料和器件結(jié)構(gòu)競(jìng)相發(fā)起這場(chǎng)革命。

當(dāng)晶體管忙于開(kāi)關(guān)時(shí)，微小的晶體管會(huì)消耗能量，因此依靠封裝更多的晶體管來(lái)提高密度并不湊效。不同工藝的能耗可通過(guò)動(dòng)態(tài)功率來(lái)測(cè)得：

動(dòng)態(tài)功率=CVdd2F

C=器件電容

Vdd=電源電壓

F=開(kāi)關(guān)頻率

此外，作為一種并不完全的開(kāi)關(guān)，即使當(dāng)它們關(guān)閉時(shí)也會(huì)漏電，這一點(diǎn)對(duì)待機(jī)功耗起到作用。

待機(jī)功耗=I漏電xVdd

I漏電=漏電電流

當(dāng)你把10億只晶體管集成到一個(gè)100mm²面積的裸片上時(shí)，功耗就會(huì)迅速增加，且情況正變得更糟。對(duì)功耗進(jìn)行管理是當(dāng)前從系統(tǒng)、設(shè)計(jì)到工藝的所有人員的壓倒一切的活動(dòng)。降低功耗并不難，難在你要跟性能進(jìn)行平衡。

短溝道靜電學(xué)

由于工藝和材料的限制，在我們急于壓縮門(mén)柵和溝道尺寸之時(shí)，源/漏結(jié)點(diǎn)和門(mén)柵電介質(zhì)的升級(jí)卻不沒(méi)能跟上不能步伐。這導(dǎo)致短溝道靜電更加不足，當(dāng)器件關(guān)閉時(shí)，門(mén)柵對(duì)源-漏的漏電影響更弱(也就是亞門(mén)限模式)。隨著在門(mén)柵與超出正常界線(xiàn)的源/漏之間的溝道電荷分配的增加(如圖1)，會(huì)導(dǎo)致亞門(mén)限漏電增加，這點(diǎn)可從門(mén)限電壓出乎我們意料的降低中反映出來(lái)(圖2)。

圖1：器件電荷分配的影響有以下三種情況：(a)統(tǒng)一的溝道滲雜；(b)超淺結(jié)；(c)高的容器植入摻雜。

圖2：以門(mén)柵極長(zhǎng)度(Lg)為函數(shù)的器件閥值電壓(VT)及源/漏漏電的曲線(xiàn)。對(duì)于更小的Lg，短溝道效應(yīng)的開(kāi)始造成VT減少。這一點(diǎn)同時(shí)伴隨著源?漏漏電的指數(shù)增長(zhǎng)。

要緩減這一狀況，我們可使源和漏結(jié)點(diǎn)(xj)更淺且更陡(圖1b)，或者通過(guò)增加結(jié)點(diǎn)周?chē)臏系罁诫s，來(lái)屏蔽靜電對(duì)源/漏的影響(降低耗盡寬度)(1c)。由于低阻抗超淺結(jié)點(diǎn)特別具有挑戰(zhàn)性，我們?cè)谶M(jìn)行伸縮時(shí)，大量的增加溝道摻雜來(lái)抑制漏電。增加摻雜會(huì)帶來(lái)兩種不良的副作用，會(huì)導(dǎo)致開(kāi)關(guān)電流(Ion/Ioff)比急劇降低，該比值對(duì)于好的開(kāi)關(guān)應(yīng)被最大化。通過(guò)實(shí)現(xiàn)低亞門(mén)限擺幅(S)，靜電的開(kāi)關(guān)比可(圖3)以最大化。一個(gè)簡(jiǎn)單的一維MOS電容器的S描述忽略了由[1]給出的源/漏的電荷分配的影響:

S = 1/(亞門(mén)限斜率) = 2.3 kT/q (1 + Cdm/Cox) ~ 2.3 kTq (1 + 3Tox/Wdm)

T = 溫度

Cdm = 損耗電容

Cox =門(mén)柵電容

Tox =門(mén)柵電介質(zhì)厚度.

Wdm = 溝道損耗寬度

取決于柵極與溝道之間的電容耦合(Cdm/Cox)，S測(cè)量門(mén)柵在關(guān)閉與打開(kāi)溝道之間擺動(dòng)的良好程度。增加溝道摻雜，而不使門(mén)柵電介質(zhì)厚度(Tox)相應(yīng)地減少，會(huì)導(dǎo)致S的增加。對(duì)于短溝道MOSFET，S也可通過(guò)門(mén)柵與短溝道之間的電荷分配得到增加，這也會(huì)受到終接電壓的影響。顯然，在維持良好短溝道控制時(shí)，如果缺乏溝道摻雜(Cdm~0)，S值就最小(例如，最小化的源/漏門(mén)柵電荷分配)。如果不能完全自由地伸縮門(mén)柵電介質(zhì)厚度及結(jié)點(diǎn)深度，由于短溝道控制在那時(shí)變得極度依賴(lài)于越來(lái)越多的溝道摻雜，從而使S最小化對(duì)于體MOSFET而言就是一個(gè)令人畏懼的事情。

圖3：具有匹配的電流，但具有不同的亞門(mén)限斜率的兩個(gè)器件之間的亞門(mén)限行為。

摻雜的另一個(gè)高代價(jià)是損傷傳輸速度。具有高溝道摻雜的器件被迫在更高門(mén)柵電場(chǎng)進(jìn)行工作。這增加了具有門(mén)柵電介質(zhì)界面溝道載流子的散射，導(dǎo)致載流遷移率(圖4)和折衷的驅(qū)動(dòng)性能的大幅下降。

圖4：對(duì)于不同溝道摻雜水平(NA)和溫度[2]， MOSFET的電子遷移率是有效電場(chǎng)的函數(shù)。

超薄體器件

絕緣上硅(SOI)的異質(zhì)結(jié)構(gòu)為建造具有超薄硅體(硅厚度Tsi10nm)(圖5)的器件創(chuàng)造了機(jī)會(huì)。通過(guò)由硅電介質(zhì)界面建立的天然靜電屏障，超薄SOI提供一種控制短溝道效應(yīng)的可選手段。由于受到超薄硅溝道的限制，源/漏結(jié)點(diǎn)深度現(xiàn)在就自然的變淺了。

圖5所示為一個(gè)具有金屬門(mén)柵和高K門(mén)柵電介質(zhì)的40nm-Lg全耗盡超薄(UT)SOI器件的透射電子顯微鏡(TEM)圖像。

與體晶體管不同，超薄SOI通過(guò)它們的體結(jié)構(gòu)來(lái)改進(jìn)短溝道靜電效應(yīng)，這一結(jié)構(gòu)減少了它們對(duì)溝道摻雜的依賴(lài)(圖6)。要采用溝道摻雜工藝來(lái)控制最小體晶體管中的漏電，防止其增長(zhǎng)到不可控制的水平，這可通過(guò)采用薄Si來(lái)計(jì)算。由于損耗電容Cdm保持為最小值，通過(guò)減少S，可使得開(kāi)/關(guān)電流的比率最大化 。

圖6 所示為體MOSFET與超薄(UT)SOI所需的溝道摻雜之間的比較，以為給定Lg實(shí)現(xiàn)相同的短溝道控制(SG: 單一門(mén)柵,；DG: 雙門(mén)柵；PD-SOI: 部分損耗的 SOI)。

由于具有低溝道摻雜或不具溝道摻雜，這樣一個(gè)器件的門(mén)限電壓可主要通過(guò)門(mén)柵和電介質(zhì)材料來(lái)確定。由于等效的溝道損耗寬度?Wdm?比Tsi更大，因此，溝道是完全損耗的。通過(guò)放棄使用溝道摻雜物來(lái)控制短溝道效應(yīng)，完全損耗的SOI器件能在減少的有效電場(chǎng)進(jìn)行操作，在此，載流子遷移率更高(圖7)。

圖7與等效的體晶體管相比，在具有更高遷移率的情況下，F(xiàn)D-SOI器件能以更低的有效電場(chǎng)工作。