串行A／D與FPGA在微型數(shù)據(jù)記錄儀中的應(yīng)用

●控制字并行轉(zhuǎn)串行模塊
控制字chO，ch1，ch2需要轉(zhuǎn)化成串行數(shù)據(jù)，通過(guò)din輸入至AD，控制通道選擇，循環(huán)輸入控制字則循環(huán)選擇3通道。將狀態(tài)控制字ch0、ch1、ch2傳輸至寄存器，在DCLK時(shí)鐘下降沿，提取第7位(高位)，此時(shí)數(shù)據(jù)比較穩(wěn)定，然后寄存器向左位移。在DCLK時(shí)鐘上升沿傳輸至AD，實(shí)現(xiàn)控制目的。
●信號(hào)采集模塊
A／D轉(zhuǎn)換器采集數(shù)據(jù)串行輸入FPGA后，轉(zhuǎn)換成并行數(shù)據(jù)，傳輸至系統(tǒng)的數(shù)據(jù)總線。根據(jù)A／D轉(zhuǎn)換器采樣的基本時(shí)序可知，在dout引腳串行輸出數(shù)據(jù)時(shí)，din引腳應(yīng)保持低電平，為了3個(gè)采樣通道近似同步數(shù)據(jù)采集，在經(jīng)過(guò)24個(gè)DCLK時(shí)鐘周期，對(duì)一個(gè)通道數(shù)據(jù)采集轉(zhuǎn)換輸出完成后，要在DCLK的第25個(gè)時(shí)鐘的上升沿，進(jìn)入第二個(gè)通道的采集和轉(zhuǎn)換。最終實(shí)現(xiàn)記錄儀在72個(gè)DCLK時(shí)鐘周期的狀態(tài)循環(huán)時(shí)序是A／D模塊控制的關(guān)鍵。

3 計(jì)算機(jī)仿真分析與系統(tǒng)實(shí)現(xiàn)
系統(tǒng)FPGA使用Actel公司基于FLASH結(jié)構(gòu)單元的芯片，進(jìn)一步的降低了系統(tǒng)的功耗，縮小了系統(tǒng)的體積，Actel FPGA的集成開(kāi)發(fā)環(huán)境Libero集成了仿真工具modelsim。以AD最高采樣頻率為例試驗(yàn)，仿真時(shí)序波形如圖4。

A／D控制模塊中，在“clk_div”高電平時(shí)，實(shí)現(xiàn)寄存器“shuru”至寄存器“A”的數(shù)據(jù)傳遞，在“clk_div”低電平實(shí)現(xiàn)并行數(shù)據(jù)到串行數(shù)據(jù)的轉(zhuǎn)換，并通過(guò)“din輸出，圖4中顯示了“din輸出引腳3個(gè)控制字狀態(tài)的變化。
示波器顯示din引腳控制字串行輸出三組控制字的循環(huán)變化，如圖5。

4 結(jié)論
系統(tǒng)運(yùn)用FPGA電平控制多通道A／D轉(zhuǎn)換器不同通道的選通，相比較單片機(jī)而言，更為穩(wěn)定可靠，采集數(shù)據(jù)流完整，使用基于FLASH架構(gòu)的Actel公司FPGA進(jìn)一步降低了微型數(shù)據(jù)記錄儀系統(tǒng)的功耗，同時(shí)提高了系統(tǒng)在電磁干擾較強(qiáng)環(huán)境的穩(wěn)定性。