一種改進(jìn)的增益增強(qiáng)共源共柵放大器的設(shè)計
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2 電路仿真結(jié)果
整個運(yùn)放及其偏置電路采用SMIC 0．18μmCMOS混合信號工藝進(jìn)行設(shè)計，并在Cadence環(huán)境下用Specture進(jìn)行模擬仿真，電源電壓3.3V，負(fù)載電容3 pF。對電路進(jìn)行AC仿真，仿真結(jié)果顯示電路直流增益119．3 dB，單位增益帶寬378．1 MHz，相位裕度60°，如圖7所示。本文引用地址：http://butianyuan.cn/article/178954.htm
4 結(jié)語
介紹了一種折疊式共源共柵運(yùn)算放大器的設(shè)計。實際的設(shè)計仿真值為：小信號低頻電壓增益119．3 dB；單位增益帶寬378．1 MHz；相位裕度60°；建立時間7．9 ns；電源電壓3．3 V；共模輸入范圍600 mV～3．3 V；電壓輸出范圍0．6～3．1 V；負(fù)載電容3 pF；功耗為39 mW。整個設(shè)計滿足設(shè)計指標(biāo)要求，并應(yīng)用于欠采樣技術(shù)的12 b，60 MHz流水線ADC設(shè)計中。
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