基于EMCCD的驅(qū)動(dòng)電路設(shè)計(jì)

2．2．1 Iφ，Sφ，Rφ驅(qū)動(dòng)設(shè)計(jì)
在設(shè)計(jì)Iφ，Sφ以及Rφ驅(qū)動(dòng)電路時(shí)，統(tǒng)一采用Elantec半導(dǎo)體公司的EL7457。它是高速四通道CMOS驅(qū)動(dòng)器，能工作在40MHz，并提供2 A的峰值驅(qū)動(dòng)能力，以及超低的等效阻抗(3 Ω)，它具有3態(tài)輸出，并通過OE控制，這對(duì)于CCD的驅(qū)動(dòng)來說，容易實(shí)現(xiàn)靈活的電源管理。為了簡(jiǎn)化設(shè)計(jì)，固定Rφ2HV的電壓幅值為典型值。在組成Iφ和Sφ的驅(qū)動(dòng)電路時(shí)必須考慮CCD97驅(qū)動(dòng)端的等效電容和電阻，如表2所示。

電路的時(shí)間常數(shù)：

又因?yàn)樯仙龝r(shí)間與時(shí)間常數(shù)的關(guān)系為：

為了滿足最佳上升時(shí)間(200 ns)的要求，必須在EL7457驅(qū)動(dòng)輸出端串上一個(gè)小電阻，原理如圖6所示。

圖6中，F(xiàn)PGA_CLKI1，F(xiàn)PGA_CLKI2，F(xiàn)PGA_CLKI3，F(xiàn)PGA_CLKI4為FPGA產(chǎn)生的TTL時(shí)序。ARM_IOE為ARM核產(chǎn)生的門控信號(hào)，用來控制驅(qū)動(dòng)脈沖Iφ1，2，3，4的開關(guān)。由于理論與實(shí)際計(jì)算的誤差，輸出串接電阻R9，R10，R13，R14將通過硬件調(diào)試過程確定，以產(chǎn)生驅(qū)動(dòng)CC97工作的最佳波形。同理，F(xiàn)PGA_CLKS1，F(xiàn)PGA_CLKS2，F(xiàn)PGA_CLKS3，F(xiàn)PGA_CLKS4為FPGA產(chǎn)生的TTL時(shí)序。ARM_SOE為ARM產(chǎn)生的門控信號(hào)，輸出串接電阻待定。
在Rφ1，2，3產(chǎn)生電路中，因?yàn)槠潆妷簲[幅要求為0～12 V，故給它加以12 V的電源(見圖7)。

它的驅(qū)動(dòng)頻率為11 MHz，輸出的上升時(shí)間不需要串接電阻調(diào)節(jié)，可達(dá)10 ns。同理，F(xiàn)PGA_CLKR1，F(xiàn)P-GA_CLKR2，F(xiàn)PGA_CLKR3為FPGA產(chǎn)生的10 MHz的驅(qū)動(dòng)時(shí)序，ARM_ROE為ARM產(chǎn)生的門控信號(hào)。這里還產(chǎn)生了一路控制行數(shù)據(jù)丟棄DG(Dump Gate)門控信號(hào)。該信號(hào)的擺幅同Rφ1，2，3。以上電路的連接均通過Multisim仿真，仿真波形如圖8、圖9所示。