基于AD6620的數(shù)字下變頻(DDC)的頻率變換器

　　在寫(xiě)寄存器的過(guò)程中，讀信號(hào)要保持高(失效)。RDY信號(hào)是AD6620給出的握手信號(hào)，它會(huì)在寫(xiě)信號(hào)WR有效之后變低，之后，根據(jù)目標(biāo)寄存器的不同，將在寫(xiě)信號(hào)有效后最早3個(gè)周期內(nèi)再次升高，以表明寫(xiě)入工作完成。

　　與寫(xiě)寄存器過(guò)程相似，在讀寄存器過(guò)程中，寫(xiě)信號(hào)也要保持高(失效)，RDY信號(hào)是AD6620給出的握手信號(hào)，它會(huì)在讀信號(hào)RD有效之后變低，之后再根據(jù)目標(biāo)寄存器的不同，在讀信號(hào)有效后3個(gè)周期到5個(gè)周期內(nèi)再次升高，以表明寫(xiě)入工作完成。有效數(shù)據(jù)會(huì)在第N+2個(gè)時(shí)鐘周期后穩(wěn)定的保持在數(shù)據(jù)總線上。

　　為了使用FPGA來(lái)實(shí)現(xiàn)對(duì)AD6620的配置，在FPGA配置了一個(gè)FIFO以用于存放需要配置的所有寄存器的值。在RDY信號(hào)重新處于等待狀態(tài)時(shí)讀取該FIFO，可獲得下一個(gè)目標(biāo)寄存器的地址和寄存器內(nèi)的數(shù)據(jù)。

　　設(shè)計(jì)時(shí)可用QUARTUS II自帶的嵌入式邏輯分析儀SIGNAL-TAP來(lái)調(diào)試時(shí)序，以完成配置，圖1所示是一個(gè)完整的寄存器寫(xiě)周期的各信號(hào)線采樣時(shí)序波形。

　　配置成功后的AD6620工作情況如圖2所示，從圖2中可以看到AD6620的輸入數(shù)據(jù)和AD6620的I，Q兩路的數(shù)據(jù)輸出，同時(shí)也可以觀察到各級(jí)同步信號(hào)的脈沖波形。

　　6 結(jié)束語(yǔ)

　　本文對(duì)新型ADC器件AD6620使用中的重點(diǎn)和難點(diǎn)問(wèn)題，也就是AD6620的配置問(wèn)題，給出了其實(shí)現(xiàn)方法，該方法具有一定的參考價(jià)值。事實(shí)上。該方法中的所有配置均已通過(guò)FPGA仿真驗(yàn)證。并在工作過(guò)程中按照實(shí)際運(yùn)行情況通過(guò)了Signal-TapII測(cè)試。