LD0、QLDO、VLDO的設(shè)計(jì)原理及測(cè)試

　　2 VLDO的設(shè)計(jì)原理

　　VLDO的設(shè)計(jì)原理如圖4所示，典型產(chǎn)品為Analogic TECH公司的AAT3200。VLD0的最大特點(diǎn)是采用P溝道功率場(chǎng)效應(yīng)管MOSFET來代替PNP型功率管作為調(diào)整管，MOSFET本身還帶保護(hù)二極管(VD)。P溝道MOSFET屬于電壓控制型器件，其柵極驅(qū)動(dòng)電流板小，而通態(tài)電阻非常低，通態(tài)壓降遠(yuǎn)低于雙極性晶體管的飽和壓降，這不僅能大大降低輸入-輸出壓差，還能在微封裝下輸出更大的電流。圖4中還給出了內(nèi)部過電流及過熱保護(hù)電路，RS為電流檢測(cè)電阻。

　　一種改進(jìn)型VLDO的設(shè)計(jì)原理如圖5所示。其主要特點(diǎn)是增加了輸出狀態(tài)自檢(POK)、延遲供電、電源關(guān)斷等功能。POK(Power OK)是表示“電源正常”的信號(hào)。一旦輸出電壓降低到使采樣電壓低于9l%UREF時(shí)，比較器就輸出高電平，經(jīng)過l ms的延遲時(shí)間強(qiáng)迫POK MOSFET導(dǎo)通，從POK端輸出低電平(表示電源電壓過低)，送至微處理器。當(dāng)輸出電壓恢復(fù)正F常叫，比較器輸出低電平，令POK MOSFET截止，POK端輸出為高電平，以此表示電源正常。POK MOSFET采用開漏極輸出結(jié)構(gòu)，外部需經(jīng)過lO kΩ～l MΩ的上拉電阻接U0端。不用POK端時(shí)可接地或懸空。EN為使能控制端，當(dāng)EN端接低電半時(shí)將電源關(guān)斷。LDO進(jìn)入休眠狀態(tài)，此時(shí)POK端 呈高阻態(tài)。利用延遲電路能避免因干擾而造成的誤動(dòng)作。

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