開關(guān)電流電路延遲線的設(shè)計(jì)

作者：時(shí)間：2010-08-10 來源：網(wǎng)絡(luò)

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3．2 傳輸誤差的改善
傳輸誤差產(chǎn)生的原因是當(dāng)電路級聯(lián)時(shí)，因?yàn)閭鬏數(shù)氖?a class="contentlabel" href="http://butianyuan.cn/news/listbylabel/label/電流">電流信號，要想信號完全傳輸?shù)较乱患?，必須做到輸出阻抗無窮大，但在實(shí)際中是不可能實(shí)現(xiàn)的，只能盡可能地增加輸出阻抗。
計(jì)算出輸出電阻為：

與第二代基本存儲單元相比，輸出電阻增大

倍。結(jié)合S2I電路與調(diào)整型共源共柵結(jié)構(gòu)電路的優(yōu)點(diǎn)，構(gòu)造調(diào)整型共源共柵結(jié)構(gòu)S2I存儲單元。
采用O．5μm CMOS工藝，level 49 CMOS模型對電路仿真，仿真參數(shù)如下：
所有NMOS襯底接地，所有PMOS襯底接電源，所有開關(guān)管寬長比均為0．5μm／O．5 μm。輸入信號為振幅50μA，頻率為200 kHz的正弦信號，時(shí)鐘頻率為5 MHz，Vref=2．4 V，VDD=5 V。表1中給出了主要晶體管仿真參數(shù)。

本文引用地址：http://butianyuan.cn/article/180627.htm

將原電路按照延遲線的結(jié)構(gòu)連接并仿真，延遲3個(gè)時(shí)鐘周期(相當(dāng)于6個(gè)基本存儲單元級聯(lián))，仿真結(jié)果如圖l所示。

4 結(jié)語
詳細(xì)分析了第二代開關(guān)電流存儲單元存在的缺點(diǎn)，提出了改進(jìn)方法，并設(shè)計(jì)了可以延遲任意時(shí)鐘周期的延遲線電路，仿真結(jié)果表明，該電路具有極高的精度，從而使該電路能應(yīng)用于實(shí)際當(dāng)中。其Z域傳輸函數(shù)為，在實(shí)際應(yīng)用中，該電路可作為離散時(shí)間系統(tǒng)的基本單元電路。
由于開關(guān)電流技術(shù)具有與標(biāo)準(zhǔn)數(shù)字CMOS工藝兼容的特點(diǎn)，整個(gè)電路均由MOS管構(gòu)成，這一技術(shù)在以后的數(shù)?；旌霞呻娐分袑⒂袕V闊的發(fā)展前景。