14位Pipeline ADC設(shè)計的帶隙電壓基準源技術(shù)

目前，基準電壓源被廣泛應(yīng)用與高精度比較器，A/D，D/A轉(zhuǎn)換器，動態(tài)隨機存儲器等集成電路中。基準電壓源是集成電路中一個重要的單元模塊。

它產(chǎn)生的基準電壓精度，溫度穩(wěn)定性和抗噪聲干擾能力直接影響到芯片，甚至整個系統(tǒng)的性能。特別是在D/A，A/D數(shù)據(jù)轉(zhuǎn)換系統(tǒng)中，基準源的性能與量化器的量化精度密切相關(guān)。隨著D/A，A/D精度的不斷提高，精確穩(wěn)定的基準源的設(shè)計成為關(guān)鍵。因此，設(shè)計一個高性能的基準電壓源是具有十分重要的意義。

1 分析電路設(shè)計及原理

1.1傳統(tǒng)帶隙基準的分析

傳統(tǒng)的帶隙電壓基準結(jié)構(gòu)中，通過具有正溫度系數(shù)的VT和一個具有負溫度系數(shù)電壓VBE的線性組合，在輸出端得到一個對溫度恒定的穩(wěn)定輸出Vref。圖1是一個傳統(tǒng)的帶隙基準電壓源。但是在實際應(yīng)用中，補償Vref中得不到補償?shù)母唠A電壓分量是設(shè)計的關(guān)鍵。高階溫度系數(shù)主要來自于雙極晶體管的溫度特性。



經(jīng)過整理得到：


根據(jù)上式可知在大部分工藝下，通過調(diào)節(jié)電路，一階系數(shù)項可以很容易消除。但是由于工藝參數(shù)r的值和由電阻引入的系數(shù)δ不能很好的抵消，使得高階電壓分量仍然存在。即C₂項不可能消除，導(dǎo)致溫度系數(shù)不能達到足夠低。



1.2改進的高階補償帶隙基準源

為了得到溫度系數(shù)足夠低的帶隙基準源，高階溫度系數(shù)需要進一步補償，補償?shù)姆椒ㄈ鐖D2所示的電路結(jié)構(gòu)。在傳統(tǒng)的電路基礎(chǔ)上，加入補償電路結(jié)構(gòu)：由于運放A₃的增益很大，運放強制Q₂和R₄的端電壓相等，則I₄=V_BE，Q₂／R₄，電流鏡使流過晶體管Q₃的電流：



從而在Q₂，Q₃的V_BE之間產(chǎn)生一個差值Tln T項。這個差值項通過運放gm₁，gm₂被引入到I_R1中來修正V_BE,_Q1中的高階項。



在圖2中，輸入端連接V₁，V₂和V₂，V₃的四輸入運放，其輸出端連接在一起，因此他們具有相同增益A1，各參數(shù)完全相同，即輸出阻抗也相同：



對于管子Q₁，Q₂，他們完全相同，所以他們的端電壓只和他們集電極流過電流相關(guān)。



令(常數(shù)B₁，B₂由電阻阻值，溫度系數(shù)和管子V_BE電壓控制；gm₁，gm₂是運放A₁的輸入端跨導(dǎo)，由輸入對管子的寬長比和靜態(tài)工作點決定)在實際設(shè)計中，通過調(diào)節(jié)gm₁，gm₂來調(diào)節(jié)降低高階項，調(diào)節(jié)R₄來消除一階項。最后進行反復(fù)優(yōu)化可以獲得很好的溫度系數(shù)。

1.3整體電路分析

這里提出的電路結(jié)構(gòu)如圖3所示。系統(tǒng)由四個模塊組成：省功耗和偏置電路、運放、基準電壓輸出模塊和高階曲率補償?；鶞屎诵慕Y(jié)構(gòu)和高階曲率補償電路部分的工作原理在前面分析的改進帶隙基準中有重點講過。圖3左邊所示的功耗控制開關(guān)VC1，當(dāng)VC1為低電平(0)時，M6導(dǎo)通，M4關(guān)閉，則M7柵極點電位為高，M7關(guān)閉，則M7支路電流為0，電流鏡M10，M11鏡像M7支路電流，導(dǎo)致差分放大器的尾電流為0，差分放大器沒有工作，整個電路都沒有工作，處于省功耗狀態(tài)；當(dāng)VCl為高電平(3.3 V)時，M6關(guān)閉，M4導(dǎo)通，則M1到M6組成的偏置電路為M7柵極提供合適的偏置電壓。Cascode結(jié)構(gòu)(M8，M9，M10，M11)的偏置是由電壓自偏置來實現(xiàn)的。同時M10，M11復(fù)制M7支路電流，M12，M13電壓自偏置，為尾電流源提供偏置電壓。該偏置電路提供一級折疊式共源共柵運放電路中所用的所有偏置電壓。在實際電路中，為了滿足匹配，偏置電路中管子的長度應(yīng)該與運放中相應(yīng)的管子長度相等。

運算放大器是帶隙電壓基準源電路中的關(guān)鍵部分之一，其環(huán)路增益和電路的失調(diào)決定了基準源輸出的精度和穩(wěn)定性。為了增加電路的穩(wěn)定性和降低電路的復(fù)雜度，在此盡量采用具有高增益的單級運放，而不采納二級補償運放。高增益的單級運放包括套筒式和折疊式運放兩種，由于運放連接反饋回路，套筒式運放因輸出擺幅太小而不使用，在此使用折疊式運放。

2 仿真結(jié)果分析

圖3所示電路用0.35μm BSIM 3v3 CMOS工藝，用Cadence Spectre軟件模擬得到以下的仿真結(jié)果。

2.1基準輸出與電源電壓關(guān)系

圖4是基準輸出與電源電壓(0～3.3 V)關(guān)系曲線。仿真結(jié)果表明：這種帶隙基準電壓源結(jié)構(gòu)在正常工作狀態(tài)下的最小電源電壓可達1.6 V，輸出基準電壓V_ref=(1.174 43±0.000 43 V)，在-40～+100℃范圍內(nèi)，帶隙基準電壓源輸出電壓的溫度系數(shù)r_TC=2.077 ppm／℃。在25℃，3.3 V下，功耗不到110μW(電路總功耗為109.89μW)。在25℃，1.6 V下，功耗不到9μW(電路總功耗為8.453μW)。

對該帶隙電壓基準源仿真電源電壓抑制比(PSRR)，得到在3.3 V電源電壓下，室溫且沒有濾波電容時，在100 Hz下為-65 dB。要獲得更好的PSRR，可以通過在基準的輸出端加一濾波電容來提高PSRR。將Vref經(jīng)過了一個RC低通濾波電路輸出，這樣可以改善輸出基準電壓的電源抑制能力，減小噪聲干擾，并且可以減小在電路上電時的基準電壓瞬態(tài)過沖。