技術(shù)：CMOS集成電路電阻的應(yīng)用分析

　　目前，在設(shè)計(jì)中使用的主要有3種電阻器：多晶硅、MOS管以及電容電阻。在設(shè)計(jì)中，要根據(jù)需要靈活運(yùn)用這3種電阻，使芯片的設(shè)計(jì)達(dá)到最優(yōu)。

　　1CMOS集成電路的性能及特點(diǎn)

　　1.1功耗低CMOS集成電路采用場(chǎng)效應(yīng)管，且都是互補(bǔ)結(jié)構(gòu)，工作時(shí)兩個(gè)串聯(lián)的場(chǎng)效應(yīng)管總是處于一個(gè)管導(dǎo)通，另一個(gè)管截止的狀態(tài)，電路靜態(tài)功耗理論上為零。實(shí)際上，由于存在漏電流，CMOS電路尚有微量靜態(tài)功耗。單個(gè)門(mén)電路的功耗典型值僅為20mW，動(dòng)態(tài)功耗(在1MHz工作頻率時(shí))也僅為幾mW。

　　1.2工作電壓范圍寬CMOS集成電路供電簡(jiǎn)單，供電電源體積小，基本上不需穩(wěn)壓。國(guó)產(chǎn)CC4000系列的集成電路，可在3~18V電壓下正常工作。

　　1.3邏輯擺幅大CMOS集成電路的邏輯高電平“1”、邏輯低電平“0”分別接近于電源高電位VDD及電影低電位VSS。當(dāng)VDD=15V，VSS=0V時(shí)，輸出邏輯擺幅近似15V。因此，CMOS集成電路的電壓電壓利用系數(shù)在各類(lèi)集成電路中指標(biāo)是較高的。

　　1.4抗干擾能力強(qiáng)CMOS集成電路的電壓噪聲容限的典型值為電源電壓的45%，保證值為電源電壓的30%。隨著電源電壓的增加，噪聲容限電壓的絕對(duì)值將成比例增加。對(duì)于VDD=15V的供電電壓(當(dāng)VSS=0V時(shí))，電路將有7V左右的噪聲容限。

　　1.5輸入阻抗高CMOS集成電路的輸入端一般都是由保護(hù)二極管和串聯(lián)電阻構(gòu)成的保護(hù)網(wǎng)絡(luò)，故比一般場(chǎng)效應(yīng)管的輸入電阻稍小，但在正常工作電壓范圍內(nèi)，這些保護(hù)二極管均處于反向偏置狀態(tài)，直流輸入阻抗取決于這些二極管的泄露電流，通常情況下，等效輸入阻抗高達(dá)103~1011Ω，因此CMOS集成電路幾乎不消耗驅(qū)動(dòng)電路的功率。

　　1.6溫度穩(wěn)定性能好由于CMOS集成電路的功耗很低，內(nèi)部發(fā)熱量少，而且，CMOS電路線路結(jié)構(gòu)和電氣參數(shù)都具有對(duì)稱(chēng)性，在溫度環(huán)境發(fā)生變化時(shí)，某些參數(shù)能起到自動(dòng)補(bǔ)償作用，因而CMOS集成電路的溫度特性非常好。一般陶瓷金屬封裝的電路，工作溫度為-55~+125℃;塑料封裝的電路工作溫度范圍為-45~+85℃。

　　1.7扇出能力強(qiáng)扇出能力是用電路輸出端所能帶動(dòng)的輸入端數(shù)來(lái)表示的。由于CMOS集成電路的輸入阻抗極高，因此電路的輸出能力受輸入電容的限制，但是，當(dāng)CMOS集成電路用來(lái)驅(qū)動(dòng)同類(lèi)型，如不考慮速度，一般可以驅(qū)動(dòng)50個(gè)以上的輸入端。

　　2CMOS集成電路電阻的應(yīng)用

　　2.1多晶硅電阻集成電路中的單片電阻器距離理想電阻都比較遠(yuǎn)，在標(biāo)準(zhǔn)的MOS工藝中，最理想的無(wú)源電阻器是多晶硅條。

　　式中：ρ為電阻率;t為薄板厚度;R□=(ρ/t)為薄層電阻率，單位為Ω/□;L/W為長(zhǎng)寬比。由于常用的薄層電阻很小，通常多晶硅最大的電阻率為100Ω/□，而設(shè)計(jì)規(guī)則又確定了多晶硅條寬度的最小值，因此高值的電阻需要很大的尺寸，由于芯片面積的限制，實(shí)際上是很難實(shí)現(xiàn)的。當(dāng)然也可以用擴(kuò)散條來(lái)做薄層電阻，但是由于工藝的不穩(wěn)定性，通常很容易受溫度和電壓的影響，很難精確控制其絕對(duì)數(shù)值。寄生效果也十分明顯。無(wú)論多晶硅還是擴(kuò)散層，他們的電阻的變化范圍都很大，與注入材料中的雜質(zhì)濃度有關(guān)。不容易計(jì)算準(zhǔn)確值。由于上述原因，在集成電路中經(jīng)常使用有源電阻器。

　　2MOS管電阻

　　MOS管為三端器件，適當(dāng)連接這三個(gè)端，MOS管就變成兩端的有源電阻。這種電阻器主要原理是利用晶體管在一定偏置下的等效電阻?？梢源娑嗑Ч杌驍U(kuò)散電阻，以提供直流電壓降，或在小范圍內(nèi)呈線性的小信號(hào)交流電阻。在大多數(shù)的情況下，獲得小信號(hào)電阻所需要的面積比直線性重要得多。一個(gè)MOS器件就是一個(gè)模擬電阻，與等價(jià)的多晶硅或跨三電阻相比，其尺寸要小得多。簡(jiǎn)單地把n溝道或p溝道增強(qiáng)性MOS管的柵極接到漏極上就得到了類(lèi)似MOS晶體管的有源電阻。對(duì)于n溝道器件，應(yīng)該盡可能地把源極接到最負(fù)的電源電壓上，這樣可以消除襯底的影響。同樣p溝道器件源極應(yīng)該接到最正的電源電壓上。此時(shí)，VGS=VDS，如圖1(a)，(b)所示。圖1(a)的MOS晶體管偏置在線性區(qū)工作，圖2所示為有源電阻跨導(dǎo)曲線ID-VGS的大信號(hào)特性。這一曲線對(duì)n溝道、p溝道增強(qiáng)型器件都適用?？梢钥闯?，電阻為非線性的。但是在實(shí)際中，由于信號(hào)擺動(dòng)的幅度很小，所以實(shí)際上這種電阻可以很好地工作。其中：K′=μ0C0X?？梢钥闯觯绻鸙DS(VGS-VT)，則ID與VDS之間關(guān)系為直線性(假定VGS與VDS無(wú)關(guān)，由此產(chǎn)生一個(gè)等效電阻R=KL/W，K=1/[μ0C0X(VGS-VT)]，μ0為載流子的表面遷移率，C0X為柵溝電容密度;K值通常在1000～3000Ω/□。實(shí)驗(yàn)證明，在VDS0.5(VGS-VT)時(shí)，近似情況是十分良好的。圖1(c)，(d)雖然可以改進(jìn)電阻率的線性，但是犧牲了面積增加了復(fù)雜度。

　　在設(shè)計(jì)中有時(shí)要用到交流電阻，這時(shí)其直流電流應(yīng)為零。圖1所示的有源電阻不能滿足此條件，因?yàn)檫@時(shí)要求其阻值為無(wú)窮大。顯然這是不可能的。這時(shí)可以利用MOS管的開(kāi)關(guān)特性來(lái)實(shí)現(xiàn)。

　　3電容電阻

　　交流電阻還可以采用開(kāi)關(guān)和電容器來(lái)實(shí)現(xiàn)。經(jīng)驗(yàn)表明，如果時(shí)鐘頻率足夠高，開(kāi)關(guān)和電容的組合就可以當(dāng)作電阻來(lái)使用。其阻值取決于時(shí)鐘頻率和電容值。

　　在特定的條件下，按照采樣系統(tǒng)理論，在周期內(nèi)的變化可忽略不計(jì)。

　　其中，fc=1/T是信號(hào)Φ1和Φ2的頻率。這種方法可以在面積很小的硅片上得到很大的電阻。例如，設(shè)電容器為多晶硅多晶硅型，時(shí)鐘頻率100kHz，要求實(shí)現(xiàn)1MΩ的電阻，求其面積。根據(jù)式(3)可知電容為10pF。假設(shè)單位面積的電容為0.2pF/mil2，則面積為50mil2。如果用多晶硅，取最大可能值100Ω，并取其最小寬度，那么需要900mil2。當(dāng)然在開(kāi)關(guān)電容電阻中除了電容面積外還需要兩個(gè)面積極小的MOS管做開(kāi)關(guān)。可以看出，電容電阻比多晶硅電阻的面積少了很多。而在集成電路設(shè)計(jì)中這是十分重要的。

　　有效的RC時(shí)間常數(shù)就與電容之比成正比，從而可以用電容和開(kāi)關(guān)電容電阻準(zhǔn)確的實(shí)現(xiàn)電路中要求的時(shí)間常數(shù);而使用有源器件的電阻，可以使電阻尺寸最小。多晶硅電阻則是最簡(jiǎn)單的。在設(shè)計(jì)中要靈活運(yùn)用這三種不同的方式。