基于Nios II的CCD采集系統(tǒng)的設(shè)計(jì)

摘要：設(shè)計(jì)了一種在Nios II處理器上的CCD數(shù)據(jù)采集系統(tǒng)。電荷耦合器件(Charge-Coupled Device，CCD)采集到的信號(hào)經(jīng)過(guò)前端的差分運(yùn)放處理后再進(jìn)行A／D轉(zhuǎn)換，轉(zhuǎn)換后的數(shù)據(jù)存儲(chǔ)于外部SDRAM中，被讀取后顯示在LCD上。本文重點(diǎn)介紹了各器件的電路設(shè)計(jì)和驅(qū)動(dòng)程序的編寫。實(shí)踐表明，該設(shè)計(jì)成本低，實(shí)時(shí)性較高。
關(guān)鍵詞：Nios II；CCD；數(shù)據(jù)采集系統(tǒng)；AD9844A；驅(qū)動(dòng)時(shí)序

引言
電荷耦合器件(Charge-Coupled Device，CCD)具有尺寸小、精度高、功耗低、壽命長(zhǎng)、測(cè)量精度高等優(yōu)點(diǎn)，在圖像傳感和非接觸測(cè)量領(lǐng)域得到了廣泛應(yīng)用。大部分研制的數(shù)據(jù)采集卡將采集到的數(shù)據(jù)傳入PC機(jī)，在PC機(jī)上編寫程序進(jìn)行數(shù)據(jù)處理，這種處理方法速度較慢，不適合對(duì)實(shí)時(shí)性要求較高的場(chǎng)合，且需要較大的平臺(tái)。現(xiàn)場(chǎng)可編程門陣列(FPGA)由于其豐富的邏輯資源和較容易的硬件編程語(yǔ)言，在數(shù)據(jù)處理上得到越來(lái)越到的應(yīng)用。本設(shè)計(jì)在FPGA上給出了一種基于Nios II處理器的CCD采集系統(tǒng)的設(shè)計(jì)，將采集到的信號(hào)經(jīng)過(guò)一系列的處理后直接顯示在LCD上，方便且實(shí)時(shí)性較高。

1 系統(tǒng)硬件設(shè)計(jì)
1．1 系統(tǒng)硬件結(jié)構(gòu)
如圖1所示，CCD采樣控制器控制CCD進(jìn)行采樣，得到的信號(hào)經(jīng)放大器AD623處理之后進(jìn)入A／D采樣電路，由A／D采樣控制器控制，轉(zhuǎn)換之后的數(shù)據(jù)存儲(chǔ)于片上存儲(chǔ)器中。系統(tǒng)所有的控制部分都由Nios II軟核來(lái)完成，Nios II處理器將片上存儲(chǔ)器中的數(shù)據(jù)逐一讀取并進(jìn)行處理之后顯示在LCD上，Avalon總線負(fù)責(zé)各個(gè)控制器模塊的數(shù)據(jù)傳輸。FPGA選用Altera公司的EP3C5E144C8。

1．2 分模塊的設(shè)計(jì)
1．2．1 TCD1501D模塊
根據(jù)工程項(xiàng)目的技術(shù)要求，本系統(tǒng)選用日本Toshiba公司的TCD1501D作為傳感器，該器件是高靈敏度、低噪聲和寬動(dòng)態(tài)范圍的線陣CCD器件。主要參數(shù)如下：
◆光敏像元數(shù)：5 000個(gè)。
◆像元尺寸：7μm×7μm×7μm。
◆光譜響應(yīng)范圍：300～1000μm。
◆靈敏度：10．4～15．6 V／(Lx·s)。
◆動(dòng)態(tài)范圍典型值：3 000 nm。
◆飽和曝光度典型值：0．23 Lx·s。
◆驅(qū)動(dòng)時(shí)鐘頻率最大值：12 MHz。
該器件正常工作的驅(qū)動(dòng)脈沖主要有：復(fù)位時(shí)鐘rs，移位脈沖f1、f2，轉(zhuǎn)移脈沖sh，箝位脈沖cp和采樣保持脈沖sp。該器件具有5 000個(gè)有效像元，正常工作還需要76個(gè)虛設(shè)單元信號(hào)。由于該器件是兩列并行傳輸，所以在一個(gè)周期內(nèi)至少需要2 538個(gè)f1(或f2)時(shí)鐘脈沖才能完成一幀圖像的轉(zhuǎn)移。采用硬件描述語(yǔ)言(Verilog)的輸入方式，設(shè)計(jì)各脈沖產(chǎn)生的程序，各驅(qū)動(dòng)脈沖由基準(zhǔn)時(shí)鐘分頻產(chǎn)生。其脈沖參數(shù)分別為：f1=f2=0．5 MHz，占空比為1：1，波形為方波，f1、f2在并行轉(zhuǎn)移時(shí)有一個(gè)大于sh高電平的寬脈沖，脈寬為2 000 ns；復(fù)位脈沖rs=1 MHz，占空比為3：1，波形為方波；sh在轉(zhuǎn)移時(shí)寬脈沖為1 000 ns；箝位脈沖cp和采樣保持脈沖sp分別為rs脈沖的延遲。正確編譯后，進(jìn)行波形仿真，得到的仿真時(shí)序圖如圖2所示。

對(duì)比芯片手冊(cè)要求的時(shí)序關(guān)系(如圖3所示)，各時(shí)序脈沖均滿足芯片手冊(cè)要求。其中，φ1B、φ2B即圖2中的f1、f2，φTE．0就是f1、f2在并行轉(zhuǎn)移時(shí)大于sh高電平的那個(gè)寬脈沖。