全同步數(shù)字頻率計的 VHDL設計與仿真
加入技術交流群
3．2 FPGA芯片內(nèi)部模塊電路設計和仿真結果
FPGA芯片內(nèi)部模塊電路設計和仿真結果如圖6到圖9所示。
3．2．1 計數(shù)器
此 計數(shù)播為27位二進制，具有計數(shù)使能端(ena)、異步清零端(clr)、時鐘輸入端(clk)、進位輸出端(ov)等。當異步清零端(clr)為高電平 時，不管計數(shù)使能端是否有效，時鐘上升沿是否到來，計數(shù)器都立即清零，即q＝0。只有異步清零端(clr)為低電平，并且汁數(shù)使能端為高電平，有上升沿到 來時，計數(shù)器才開始計數(shù)，當計數(shù)器計滿時，進位輸出為高電平。計數(shù)器VHDL程序仿真圖如圖6所示。
3．2．2 乘法器
由 于本設計所用的乘法器位數(shù)較寬，而組合邏輯乘法器位數(shù)越多耗用的硬件資源成倍增長，并且本設計不需要有很高的運算速度，考慮到硬件資源與運算速度，因此采 用時序電路來實現(xiàn)乘法器，其原理是通過逐項移位相乘相加來實現(xiàn)。他是一種犧牲運算時間換取硬件資源的方案。乘法器的VHDL程序仿真圖如圖7所示。
3．2．3 除法器
除法器則可通過移位相減相除來實現(xiàn)，其工作原理與剩法器是一樣的，其VHDL程序仿真圖如圖8所示。
3．2．4 控制器
控 制器工作時序如下：當同步信號(clk)上升沿到來時，計數(shù)使能信號(cp)立即變成高電平，鎖存信號(creg)及清零信號(clr)變成低電平，同步 信號(clk)的上升沿再次到來時，除清零信號(clr)外，其余信號均取反，當同步信號(clk)的下降沿到來時，清零信號(clr)變成高電平。當同 步信號又到來時，重復上述過程，其仿真結果如圖9所示。
3．2．5 頂層設計
由 模塊電路設計原理圖4，經(jīng)過VHDL編程，得到各模塊的VHDL設計實體，然后對各模塊的設計實體在Max＋PlusⅡ中進行仿真，驗證各模塊的正確性。 最后再設計一個頂層文件把各模塊按圖4連接起來，便構成了一個全同步數(shù)字頻率計的FPGA內(nèi)部硬件電路。下面給出頂層文件的仿真結果，由仿真圖10可看 出：124×108／93＝13 333 333，由于使用的是10 MHz的晶振，因此還有一位小數(shù)點最終顯示的結果應該是1 333 333．3Hz。由仿真圖11知，小數(shù)位在數(shù)碼管的第二位上有效，其余位均無效。仿真結果與期望結果一致。至此，本設計得到成功驗證。
4 結 語
本 文利用Altear公司的FPGA芯片F(xiàn)lexEPF10k20TC144-4 [5]，使用VHDL語言設計了全同步數(shù)字頻率計，在Max＋PlusⅡ中進行了各模塊的仿真，達到了預期結果。全同步數(shù)字頻率計是目前精度最高的頻率計 之一。在高速時鐘隨處可見的現(xiàn)代電子系統(tǒng)，有著非常廣泛的研究價值。從某種程度上說他是以犧牲時間來換取精確度的，但一般情況下測頻系統(tǒng)對時間的要求并不 高，并且由于電子系統(tǒng)對系統(tǒng)時鐘的準確度越來越高，因此全同步數(shù)字頻率計有著廣泛的應用空間。本文引用地址：http://www.butianyuan.cn/article/185975.htm
評論