全同步數(shù)字頻率計(jì)的 VHDL設(shè)計(jì)與仿真
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3．2 FPGA芯片內(nèi)部模塊電路設(shè)計(jì)和仿真結(jié)果
FPGA芯片內(nèi)部模塊電路設(shè)計(jì)和仿真結(jié)果如圖6到圖9所示。
3．2．1 計(jì)數(shù)器
此 計(jì)數(shù)播為27位二進(jìn)制，具有計(jì)數(shù)使能端(ena)、異步清零端(clr)、時鐘輸入端(clk)、進(jìn)位輸出端(ov)等。當(dāng)異步清零端(clr)為高電平 時，不管計(jì)數(shù)使能端是否有效，時鐘上升沿是否到來，計(jì)數(shù)器都立即清零，即q＝0。只有異步清零端(clr)為低電平，并且汁數(shù)使能端為高電平，有上升沿到 來時，計(jì)數(shù)器才開始計(jì)數(shù)，當(dāng)計(jì)數(shù)器計(jì)滿時，進(jìn)位輸出為高電平。計(jì)數(shù)器VHDL程序仿真圖如圖6所示。
3．2．2 乘法器
由 于本設(shè)計(jì)所用的乘法器位數(shù)較寬，而組合邏輯乘法器位數(shù)越多耗用的硬件資源成倍增長，并且本設(shè)計(jì)不需要有很高的運(yùn)算速度，考慮到硬件資源與運(yùn)算速度，因此采 用時序電路來實(shí)現(xiàn)乘法器，其原理是通過逐項(xiàng)移位相乘相加來實(shí)現(xiàn)。他是一種犧牲運(yùn)算時間換取硬件資源的方案。乘法器的VHDL程序仿真圖如圖7所示。
3．2．3 除法器
除法器則可通過移位相減相除來實(shí)現(xiàn)，其工作原理與剩法器是一樣的，其VHDL程序仿真圖如圖8所示。
3．2．4 控制器
控 制器工作時序如下：當(dāng)同步信號(clk)上升沿到來時，計(jì)數(shù)使能信號(cp)立即變成高電平，鎖存信號(creg)及清零信號(clr)變成低電平，同步 信號(clk)的上升沿再次到來時，除清零信號(clr)外，其余信號均取反，當(dāng)同步信號(clk)的下降沿到來時，清零信號(clr)變成高電平。當(dāng)同 步信號又到來時，重復(fù)上述過程，其仿真結(jié)果如圖9所示。
3．2．5 頂層設(shè)計(jì)
由 模塊電路設(shè)計(jì)原理圖4，經(jīng)過VHDL編程，得到各模塊的VHDL設(shè)計(jì)實(shí)體，然后對各模塊的設(shè)計(jì)實(shí)體在Max＋PlusⅡ中進(jìn)行仿真，驗(yàn)證各模塊的正確性。 最后再設(shè)計(jì)一個頂層文件把各模塊按圖4連接起來，便構(gòu)成了一個全同步數(shù)字頻率計(jì)的FPGA內(nèi)部硬件電路。下面給出頂層文件的仿真結(jié)果，由仿真圖10可看 出：124×108／93＝13 333 333，由于使用的是10 MHz的晶振，因此還有一位小數(shù)點(diǎn)最終顯示的結(jié)果應(yīng)該是1 333 333．3Hz。由仿真圖11知，小數(shù)位在數(shù)碼管的第二位上有效，其余位均無效。仿真結(jié)果與期望結(jié)果一致。至此，本設(shè)計(jì)得到成功驗(yàn)證。
4 結(jié) 語
本 文利用Altear公司的FPGA芯片F(xiàn)lexEPF10k20TC144-4 [5]，使用VHDL語言設(shè)計(jì)了全同步數(shù)字頻率計(jì)，在Max＋PlusⅡ中進(jìn)行了各模塊的仿真，達(dá)到了預(yù)期結(jié)果。全同步數(shù)字頻率計(jì)是目前精度最高的頻率計(jì) 之一。在高速時鐘隨處可見的現(xiàn)代電子系統(tǒng)，有著非常廣泛的研究價值。從某種程度上說他是以犧牲時間來換取精確度的，但一般情況下測頻系統(tǒng)對時間的要求并不 高，并且由于電子系統(tǒng)對系統(tǒng)時鐘的準(zhǔn)確度越來越高，因此全同步數(shù)字頻率計(jì)有著廣泛的應(yīng)用空間。本文引用地址：http://butianyuan.cn/article/185975.htm
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