一種帶有增益提高技術(shù)的高速CMOS運(yùn)算放大器設(shè)計

摘要：設(shè)計了一種用于高速ADC中的高速高增益的全差分CMOS運(yùn)算放大器。主運(yùn)放采用帶開關(guān)電容共模反饋的折疊式共源共柵結(jié)構(gòu)，利用增益提高和三支路電流基準(zhǔn)技術(shù)實(shí)現(xiàn)一個可用于12～14bit精度，100MS／s采樣頻率的高速流水線(Pipelined)ADC的運(yùn)放。設(shè)計基于SMIC0.25μm CMOS工藝，在Cadence環(huán)境下對電路進(jìn)行Spectre仿真仿真結(jié)果表明，在2．5V單電源電壓下驅(qū)動2 pF負(fù)載時，運(yùn)放的直流增益可達(dá)到124 dB，單位增益帶寬720 MHz，轉(zhuǎn)換速率高達(dá)885 V／μs，達(dá)到0．1％的穩(wěn)定精度的建立時間只需4ns，共模抑制比153dB。
關(guān)鍵詞：運(yùn)算放大器；折疊式共源共柵；高速度；增益提高；三支路電流基準(zhǔn)

隨著當(dāng)今集成電路技術(shù)遵從摩爾定律的快速發(fā)展，在深亞微米級甚至納米級工藝下電源電壓及MOS管特征尺寸不斷降低，器件的諸多性能已達(dá)到瓶頸。因此，各種高性能模擬或混合集成電路如∑-△調(diào)制器、開關(guān)電容濾波器和流水線A／D轉(zhuǎn)換器中的高性能運(yùn)算放大器的研究已成為當(dāng)今的熱點(diǎn)。速度和精度是模擬集成電路中均很重要的性能指標(biāo)，前者需要器件有大的帶寬，短溝道以及單極點(diǎn)系統(tǒng)設(shè)計；后者則需要在小偏置電流、長溝道、多級放大器設(shè)計的同時實(shí)現(xiàn)高增益。因此兩者的實(shí)現(xiàn)必然會產(chǎn)生設(shè)計上的沖突，而這種矛盾也激勵著電路設(shè)計師去根據(jù)應(yīng)用的需要的同時折中考慮并且創(chuàng)新電路結(jié)構(gòu)來滿足系統(tǒng)的要求。

1 電路的選擇
1．1 主運(yùn)放的選擇
高速運(yùn)算放大器作為Pipelined ADC中的一個重要模塊，它的特性直接決定了電路系統(tǒng)的整體性能，對于作為ADC前置放大器的設(shè)計，運(yùn)放要有大的單位增益帶寬和高的開環(huán)增益；同時，要兼顧功耗以及輸出擺幅、共模抑制比(CMRR)等參數(shù)的考慮。共源共柵結(jié)構(gòu)能夠?qū)λ俣群途扔泻芎玫恼壑?，已廣泛應(yīng)用于運(yùn)算放大器、基準(zhǔn)源和濾波器等模擬器件中，它總的劃分有兩種結(jié)構(gòu)：套筒式共源共柵結(jié)構(gòu)(telescopic-cascode)和折疊式共源共柵結(jié)構(gòu)(fold-cascode)。
套簡式共源共柵運(yùn)放只有兩條支路組成，功耗較小，且由于次主節(jié)點(diǎn)附近的寄生電容較小，所以帶寬更大，速度更快，但該電路由于是由多級管層疊而成，共模輸入范圍和輸出擺幅過小，如果不接二級電路很難在低壓下正常工作；折疊式共源共柵運(yùn)放的次主極點(diǎn)周圍的寄生電容較大，頻率特性相對于套簡式共源共柵結(jié)構(gòu)較差但差距不大，由于結(jié)構(gòu)呈折疊狀而省去了層疊的多層管，其共模輸入范圍及輸出擺幅均遠(yuǎn)大于套簡式共源共柵的對應(yīng)值，但其結(jié)構(gòu)為4條回路，故其功耗略大。
根據(jù)實(shí)際需要從應(yīng)用角度考慮，作為ADC前置放大器，所設(shè)計的運(yùn)放要求要在能保證精度基礎(chǔ)上有盡可能快的速度。上述分析表明，兩種基本的共源共柵結(jié)構(gòu)所構(gòu)成的運(yùn)放均有較高的速度，但是相對而言折疊式共源共柵比套筒式共源共柵有更大的共模輸入范圍和輸出擺幅，且其輸入輸出可以短接而且輸入共模電平更容易選取，因此折疊是共源共柵運(yùn)放更符合要求。
1．2 增益提高(gain boosting)技術(shù)
在深亞微米及納米級工藝水平下MOS管最小溝道長度越來越小，器件的帶寬越來越大從而速度越來越快，但增益卻越來越低，單級共源共柵運(yùn)放的增益也降至約40dB左右，這樣的結(jié)構(gòu)很難滿足對精度的基本要求，故本設(shè)計增加了增益提高級。其基本原理如圖1所示；將M1看成一個反饋電阻，與M2構(gòu)成一個從電流到電壓的負(fù)反饋環(huán)路，通過減小由輸出到輸入管漏極的反饋，使得M1的漏電壓隨輸出電壓的變化很小，流過M1的電流更加穩(wěn)定，因而產(chǎn)生了更高的輸出阻抗。設(shè)輔助運(yùn)放Aadd放大倍數(shù)為A，則輸出阻抗為：

Rout=(gm2ro2(A+1)+1)ro1+ro2 (1)
其中，ro1、ro2分別是M1、M2管得小信號等效電阻，gm2是M2的跨導(dǎo)?？梢娎迷鲆嬖鰪?qiáng)技術(shù)可以是輸出電阻提高A倍，從而也使得電路的直流增益增大了A倍：
Alot=gmiro1(gm2ro2(A+1)+1) (2)
但增益增強(qiáng)技術(shù)在提高增益的同時也帶來一個明顯的缺點(diǎn)：在圖1電路中得輸出端和M1的漏端分別形成運(yùn)放的主極點(diǎn)和次主極點(diǎn)。因此經(jīng)常會在輔助運(yùn)放的單位增益帶寬附近產(chǎn)生零極點(diǎn)對，盡管不會影響運(yùn)放的頻率響應(yīng)，但它卻使運(yùn)放的建立特性變差。通常的處理方法是提高零極點(diǎn)對的發(fā)生頻率，即提高輔助運(yùn)放的單位增益帶寬，但若將輔助運(yùn)放的單位增益帶寬頻率提高到主運(yùn)放的第二極點(diǎn)附近時，整個運(yùn)放將不穩(wěn)定。因此，通過分析得出使輔助運(yùn)放Aackl的單位增益帶寬要介于運(yùn)放閉環(huán)-3 dB帶寬和主運(yùn)放的非主極點(diǎn)值之間，并在輔助運(yùn)放輸出端和地之間增加補(bǔ)償電容C0和C1進(jìn)行微調(diào)即可，其大小約為負(fù)載電容的1／2～1／3。

圖2是各級運(yùn)放的增益帶寬關(guān)系示意圖。Aorig為未加增益輔助運(yùn)放的增益曲線，Aackl為輔助運(yùn)放增益曲線，Alot為添加輔助運(yùn)放后主運(yùn)放的增益曲線。若要使系統(tǒng)穩(wěn)定，則需：
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