改善高速ADC時(shí)鐘信號(hào)的方法
您在測(cè)試ADC的SNR時(shí),您可能會(huì)連接一個(gè)低抖動(dòng)時(shí)鐘器件到轉(zhuǎn)換器的時(shí)鐘輸入引腳,并施加一個(gè)適度低噪的輸入信號(hào)。如果您并未從您的轉(zhuǎn)換器獲得SNR產(chǎn)品說(shuō)明書(shū)標(biāo)稱(chēng)性能,則說(shuō)明存在一些噪聲誤差源。如果您確信您擁有低噪聲輸入信號(hào)和一種較好的布局,則您的輸入信號(hào)頻率以及來(lái)自您時(shí)鐘器件抖動(dòng)的組合可能就是問(wèn)題所在。您會(huì)發(fā)現(xiàn)“低抖動(dòng)”時(shí)鐘器件適合于大多數(shù)ADC應(yīng)用。但是,如果ADC的輸入頻率信號(hào)和轉(zhuǎn)換器的SNR較高,則您可能就需要改善您的時(shí)鐘電路。
本文引用地址:http://butianyuan.cn/article/187270.htm低抖動(dòng)時(shí)鐘器件充其量有宣稱(chēng)的1微微秒抖動(dòng)規(guī)范,或者您也可以從一個(gè)FPGA生成同樣較差的時(shí)鐘信號(hào)。這會(huì)使得高速ADC產(chǎn)生SNR誤差問(wèn)題包括ADC量化噪聲、差分非線(xiàn)性(DNL)效應(yīng)、有效轉(zhuǎn)換器內(nèi)部輸入噪聲和抖動(dòng)。利用方程式1中的公式,您可以確定抖動(dòng)是否有問(wèn)題,公式給出了外部時(shí)鐘和純ADC抖動(dòng)產(chǎn)生的ADC SNR誤差。
方程式1
在該方程式中,fIN為轉(zhuǎn)換器的輸入信號(hào)頻率。另外,tJITTER-TOTAL為時(shí)鐘信號(hào)和ADC時(shí)鐘輸入電路的rms抖動(dòng)。請(qǐng)注意,fIN并非時(shí)鐘頻率(fCLK)。外部時(shí)鐘器件到ADC的1微微秒抖動(dòng)適合于一些而不是所有高速ADC應(yīng)用,如圖1所示。
圖1:抖動(dòng)產(chǎn)生的SNR為輸入信號(hào)的函數(shù)。
方程式1讓您能夠計(jì)算出特定ADC的要求時(shí)鐘抖動(dòng)估計(jì)值。例如,一個(gè)70dB SNR的ADC,輸入信號(hào)為100MHz,您可以計(jì)算得到tJITTER_TOTAL的值為503微微秒。如果輸入ADC孔徑抖動(dòng)為150微微秒,則由方程式2可得到一個(gè)較高的外部時(shí)鐘抖動(dòng)要求估計(jì)值。
方程式2
在方程式2中,tJITTER-CLK為注入ADC時(shí)鐘的抖動(dòng),而tJITTER-ADC為ADC的孔徑抖動(dòng)、時(shí)鐘振幅和斜率。繼續(xù)我們的估算,我們讓tJITTER-ADC只與ADC的150微微秒內(nèi)部抖動(dòng)相等,并忽略時(shí)鐘振幅和斜率的影響。利用方程式2,tJITTER-CLK的高估值為480微微秒。
在本文中,我們只初步研究了改善高速ADC時(shí)鐘信號(hào)背后存在的一些問(wèn)題。我們需要更多地關(guān)注時(shí)鐘振幅和斜率,因?yàn)樗鼈冇绊懴到y(tǒng)抖動(dòng)。另外,我們還需要知道如何實(shí)施低抖動(dòng)時(shí)鐘電路的硬件部分。
在本文介紹的第二種時(shí)鐘設(shè)計(jì)之中,您需要認(rèn)真關(guān)注幾件事情。時(shí)鐘抖動(dòng)在ADC輸入頻率和實(shí)際時(shí)鐘抖動(dòng)方面影響ADC的SNR性能。另外,不要總是相信時(shí)鐘器件廠商!在您轉(zhuǎn)向產(chǎn)品以前,請(qǐng)使用ADC廠商提供的評(píng)估板來(lái)測(cè)試您的時(shí)鐘源。
評(píng)論