TLM驅(qū)動式新方案探討

　　TLM IP設計和驗證流程有若干獨特的步驟：算法驗證、架構(gòu)驗證、微架構(gòu)驗證(見圖3)。第一步(算法驗證)可能涉及C++或Matlab或Simulink這樣的產(chǎn)品。用戶可為關鍵算法特性制定一個vPlan，驗證I/O的功能，并為關鍵實例應用激勵序列。

　　第二步(架構(gòu)驗證)，設計師使用TLM驅(qū)動式IP建模(TDIP)方法學來定義架構(gòu)和接口協(xié)議。他們復用算法vPlan，并應用額外的激勵、檢查、斷言與覆蓋，還為關鍵架構(gòu)和接口協(xié)議特性制定vPlan。在第三步(微架構(gòu)驗證)，設計師通過C-to-Silicon Compiler進行綜合，復用算法和架構(gòu)vPlan，然后推廣至激勵、檢查、斷言與覆蓋中的微架構(gòu)詳情。

　　Cadence TLM產(chǎn)品

　　Cadence TLM驅(qū)動式IP設計與驗證解決方案包含方法學指南、C-to-Silicon Compiler、Cadence Incisive功能驗證平臺以及TLM驅(qū)動式IP設計與驗證服務。

　　統(tǒng)一的TLM驅(qū)動式IP設計、驗證、復用方法學及編碼指南

　　Cadence將為TLM驅(qū)動式IP設計與驗證提供方法學指南，幫助設計團隊在最短時間內(nèi)以最高效率啟動和完成他們初始的TLM項目，并避免采用新方法學的常見錯誤。從TLM IP設計編碼風格、建模指南及綜合子集開始，用戶能夠創(chuàng)建TLM IP，其架構(gòu)利用了高層次綜合所提供的能力。在整個TLM驅(qū)動的IP方法學中都考慮了對設計和驗證IP的復用。

　　C-to-Silicon Compiler利用TLM黃金源碼創(chuàng)建高質(zhì)量的RTL

　　C-to-Silicon Compiler是一個高層次綜合產(chǎn)品，它采用TLM SystemC IP描述和約束，并創(chuàng)建可用于標準RTL實現(xiàn)流程的RTL。為確保結(jié)果的質(zhì)量，它利用Cadence Incisive RTL Compiler技術來創(chuàng)建邏輯，并提取該邏輯的時序與功耗信息來決定最終RTL的架構(gòu)詳情。

　　C-to-Silicon Compiler GUI顯示了原始SystemC和根據(jù)它生成的RTL代碼行之間的對應關系。這種獨特的對照功能鼓勵系統(tǒng)設計師和RTL設計師之間的溝通，并有助于保持SystemC TLM作為黃金源碼。它還將調(diào)試提升到更高的抽象水平，并使設計師可以評估SystemC源碼的變化對RTL產(chǎn)生的影響。

　　C-to-Silicon Compiler提供了增量綜合能力，可大幅簡化工程更改(ECO)過程并盡可能減少對RTL代碼的更改。其他大多數(shù)HLS工具都要求對整個算法進行重新綜合，意味著源代碼中的微小變化也會導致完全不同的RTL。在這些情形下，必須重做邏輯綜合和RTL驗證。因而很難將SystemC代碼保持為黃金源碼。相比之下，C-to-Silicon Compiler僅對算法的改變部分生成RTL代碼，而不修改設計的其他部分。

　　C-to-Silicon Compiler能通過應用新約束，生成新RTL，將TLM設計IP轉(zhuǎn)移到新的微架構(gòu)目標。通過指定不同時序、面積和功耗約束或不同微架構(gòu)指導如流水線級數(shù)，就能生成新的RTL。這樣，設計團隊就能重復利用IP，且人力投入更少，RTL質(zhì)量更高，時間更少。通過嘗試不同微架構(gòu)，設計師還可運行假設實驗。

　　最后，C-to-Silicon Compiler能自動生成周期準確的SystemC快速硬件模型(Fast Hardware Models, FHM)，能以非定時TLM模型的80%~90%的速度執(zhí)行。這些SystemC模型允許早期快速驗證和軟硬件協(xié)同開發(fā)。FHM配有來自Cadence Incisive環(huán)境的擴展，使變量和信號的顯示更加明顯，以方便分析和調(diào)試。

　　Incisive指標驅(qū)動式從TLM到收斂驗證解決方案

　　Cadence Incisive功能驗證平臺是完全集成化的多語言、多級別功能驗證解決方案。利用指標驅(qū)動式驗證、專注于硬件的定向測試、軟件定向測試或軟硬件協(xié)同驗證，Cadence Incisive Enterprise Simulator可完整驗證符合OSCI TLM 2.0的設計IP。

　　特別設計的事務級分析和統(tǒng)一的調(diào)試特性有助于TLM IP的創(chuàng)建和驗證，無論設計是完整的TLM IP或僅僅是遺留RTL SoC中的一個TLM IP模塊。Incisive Enterprise Simulator在其調(diào)試環(huán)境中自動識別TLM 2.0構(gòu)件，可提供保存/重啟及重置功能，并針對SystemC/C++進行了擴展。該仿真器可推斷事務信息，并提供有可感知TLM控制、可見性和調(diào)試特性。通過事務級的控制和調(diào)試操作，用戶能夠調(diào)試SystemC TLM 2.0設計中的所有互動元素。

　　通過Cadence Incisive Software Extensions，設計師能夠運行嵌入式軟件的處理器模型和TLM硬件模型的協(xié)同仿真。Incisive Software Extensions使驗證testbench可使用在處理器模型下運行的軟件、并為軟硬件協(xié)同仿真提供了指標驅(qū)動式驗證、偽隨機測試生成、驗證覆蓋等功能。

　　Cadence Incisive Enterprise Manager提供了TLM、TLM/RTL與RTL功能驗證技術，以成功獲得收斂。對于具有大規(guī)模RTL遺留IP的SoC，使用Cadence Incisive Palladium或Cadence Incisive Xtreme，可用快速RTL檢驗對TLM仿真進行補充。這些硬件平臺所允許的周期精確驗證的運行速度，也能允許低階軟件驗證的運行。

　　幫助規(guī)劃和實施項目關鍵更改的服務

　　一次一個IP模塊地過渡到TLM驅(qū)動式設計與驗證，能降低一些風險和成本。但是，有些項目必須進一步減少風險，并借助豐富經(jīng)驗的幫助，來規(guī)劃、執(zhí)行并擴大最優(yōu)方法驗證。Cadence在全球都可提供TLM驅(qū)動式設計和驗證的專家服務，以擴大成功機率，減少運行時間、人力投入和風險。

　　結(jié)語

　　TLM驅(qū)動式設計與驗證將最終使TLM取代RTL作為大多數(shù)設計組件的黃金源碼。其優(yōu)勢是明顯的——快得多的設計與驗證時間、IP復用更容易、bug更少。工作效率將實現(xiàn)RTL設計出現(xiàn)以來的最大跨越。但這一過渡不可能一蹴而就。TLM驅(qū)動式設計和驗證方法在新IP被創(chuàng)建出來時，一次運行一個IP模塊。而有些設計組件直接以RTL形式設計將是最好的方式。因此，必然要有將新TLM IP與遺留的RTL IP在設計與驗證環(huán)境中進行合并的可能。