ADF4157在數(shù)字預失真時鐘方案中的應用

在現(xiàn)代電子技術的設計與開發(fā)過程中. 特別是在通信、雷達、航空、航天以及儀器儀表等領域， 都需要進一步提高一系列高精度、高穩(wěn)定度的頻率源的頻率精度， 頻率合成器是無線通信設備中的一個重要組成部分， 其設計的優(yōu)劣直接影響到通信設備的性能。

　　由于數(shù)字預失真( DPD )技術是對信號進行非線性處理， 通常預失真后的信號帶寬為原始信號帶寬的5~ 7倍， 這樣DPD 算法才能在最大程度上發(fā)揮性能。由此應選擇恰當?shù)纳献冾l和下變頻方案及相應的時鐘方案， 以確保信號的質量。本文結合新型PLL頻率合成器ADF4157 設計一款適用于數(shù)字預失真系統(tǒng)本振時鐘的頻率合成器， 方便地實現(xiàn)DPD系統(tǒng)上下變頻所需要的時鐘。

　　1 PLL頻率合成器ADF4157簡介

　　ADF4157芯片是美國AD I公司推出一款全新的具有高分辨率， 小數(shù)分頻的PLL頻率合成器( FN PLL) ， 內部結構如圖1。

圖1 ADF4157內部結構

　　其內部集成1個小數(shù)N 分頻的頻率合成器， 具有25 bit固定模數(shù)， 在6 GHz實現(xiàn)亞赫茲頻率分辨率。1個參考時鐘輸入端且輸入范圍為10MHz到300MHz， 2個RF預分頻輸入端RFINA /RFIN B， 一個參考輸入頻率倍增位D和一個參考輸入2分頻位T， 低噪聲數(shù)字鑒相器， 精密電荷泵( CP)， 可編程參考除法器， ADF4157小數(shù)分頻有多種實現(xiàn)方式， 本文采用∑ - △小數(shù)頻率合成器實現(xiàn)方式， 且ADF4157內置周跳減少電路， 在不需要對環(huán)路濾波器進行更改的情況下實現(xiàn)了更快速鎖定。這種小數(shù)N 分頻的PLL頻率合成器適合用于需要低相位噪聲和超精細控制分辨率的應用， 最大的特點是在參考頻率不變的情況下， 比任何單環(huán)NPLL可以有更小的步進變化， 通過提供鑒相頻率既可增加環(huán)路帶寬、加強反饋、加快頻率轉換時間， 又可降低與大分頻比N 有關的參考相位噪聲的倍乘， 從而可獲得比NPLL環(huán)路更好的噪聲性能， 提高了頻譜純度。按照FNPLL頻率合成器的方法， 得到的輸出信號頻率不必是參考信號頻率的整數(shù)倍， 也可以是小數(shù)倍。小數(shù)頻率合成器輸出頻率精度由參考信號頻率和小數(shù)頻率合成器的分辨位數(shù)決定， 所以ADF4157支持高頻率的參考信號的同時可以獲得很高輸出頻率精度。

　　2 DPD系統(tǒng)本振時鐘設計與實現(xiàn)

　　2. 1 DPD時鐘的總體方案介紹

　　基于X ilinx IP核的數(shù)字電視發(fā)射機中數(shù)字預失真技術方案的硬件平臺主要有兩部分組成: 預失真基帶單元和預失真時鐘單元。本時鐘單元為小數(shù)頻率合成方案， 所合成的頻率精度高， 頻率高， 頻率合成器所涉及有PLL (鎖相環(huán))以及PLL+ DDS (鎖相環(huán)+ 直接數(shù)字頻率合成)等合成原理。主要產生的頻率為DVB??T 時鐘頻率30. 24MH z， ADC 采樣時鐘90. 72MH z， DAC采樣時鐘362. 88MH z， FPGA 工作頻率90. 72MH z， 射頻路上下變頻頻率的發(fā)射端第一級本振1 973. 16MH z、接收端第二級本振1 927. 80MH z、發(fā)射端第二級本振與接收端第一級本振2 482. 44MH z。

　　整個時鐘板功能主要是由10 MHz 晶振、AD9516、LPF構成的一個類似PLL 的環(huán)路來實現(xiàn)的。其詳細的實現(xiàn)框圖見圖2。

　　整個時鐘方案主要由兩大部分組成， 時鐘分配器和PLL頻率合成器， 時鐘分配器采用AD I公司的AD9549和AD9516， PLL 頻率合成器采用AD I公司的整數(shù)N 分頻ADF4106和ADF4360 及小數(shù)N 分頻ADF4157。

圖2 預失真時鐘板頻率合成框圖。