基于NiosII的便攜式超聲波流量計(jì)設(shè)計(jì)

2．2 超聲波信號(hào)處理電路
超聲發(fā)射換能器發(fā)射的超聲波信號(hào)，經(jīng)過(guò)管壁和流體，衰減比較大，因此超聲波接收換能器接收的信號(hào)比較微弱，通常只為幾十mV數(shù)量級(jí)，這時(shí)放大器的噪聲對(duì)測(cè)量精度的影響也比較大。同時(shí)，由于超聲波流量計(jì)中使用的超聲波頻率較高，所以要求運(yùn)算放大的增益帶寬積足夠高，因此該級(jí)電路采用低噪聲高速運(yùn)算放大器。本系統(tǒng)中選用MAX410作為放大器。
在超聲波流量計(jì)工作的過(guò)程中，由于振動(dòng)、流動(dòng)及工業(yè)現(xiàn)場(chǎng)的管道噪聲和變頻設(shè)備的電噪聲等電子干擾，會(huì)引起周期性的噪聲信號(hào)出現(xiàn)，并導(dǎo)致在相關(guān)圖上出現(xiàn)周期性波峰。當(dāng)其疊加到流動(dòng)噪聲的相關(guān)曲線上，會(huì)使真實(shí)的渡越時(shí)間對(duì)應(yīng)的波峰不明顯，甚至被其他的波峰掩蓋，無(wú)法得到正確的測(cè)量結(jié)果。通過(guò)低噪聲高速運(yùn)算放大器對(duì)信號(hào)進(jìn)行放大后還需要對(duì)信號(hào)進(jìn)行濾波。本系統(tǒng)中的濾波電路為帶通濾波。系統(tǒng)中換能器發(fā)射接收的超聲波中心頻率為200 kHz，所以需要設(shè)計(jì)一個(gè)中心頻率為200 kHz的帶通濾波器，它可以使200 kHz的超聲波信號(hào)順利地通過(guò)，而阻止或衰減非200 kHz的超聲波信號(hào)及其他干擾信號(hào)。
另外，超聲波信號(hào)在管道中傳輸時(shí)，由于各個(gè)聲道長(zhǎng)度不同，傳感器特性存在差異，氣體介質(zhì)不同以及測(cè)量時(shí)氣體流速的變化，導(dǎo)致每次測(cè)量時(shí)傳感器接收信號(hào)的幅度也不同。為了后端進(jìn)行高精度的計(jì)時(shí)，需要自動(dòng)增益控制對(duì)接收信號(hào)的大小進(jìn)行調(diào)節(jié)，使接收信號(hào)有一個(gè)穩(wěn)定的幅度，從而滿足系統(tǒng)測(cè)量高精度的要求。

3 數(shù)字電路設(shè)計(jì)部分
3．1 概述
本系統(tǒng)數(shù)字電路設(shè)計(jì)部分的核心是FPGA。在本系統(tǒng)中FPGA主要實(shí)現(xiàn)兩部分功能：一是實(shí)現(xiàn)高精度計(jì)時(shí)，為準(zhǔn)確測(cè)量流速提供保證；二是通過(guò)構(gòu)建軟核CPUNioslI來(lái)實(shí)現(xiàn)對(duì)整個(gè)系統(tǒng)的控制。本系統(tǒng)選用Altera公司Cyclone II系列的EP2C8Q208C8N芯片。
關(guān)于計(jì)時(shí)這里不再贅述，主要就是通過(guò)MEGA WIZARD調(diào)用PLL模塊實(shí)現(xiàn)倍頻到200 MHz然后供給計(jì)數(shù)器模塊來(lái)計(jì)數(shù)，計(jì)數(shù)結(jié)果通過(guò)移位寄存器來(lái)上傳給CPU，再通過(guò)CPU處理后傳給上位機(jī)。
NiosII是32位RISC嵌入式處理器，它是Altera公司的第二代FPGA嵌入式處理器，其性能超過(guò)200DMIPS，在Altera FPGA中實(shí)現(xiàn)僅需35美分。特別是，NioslI系列支持使用專用指令。專用指令是用戶增加的硬件模塊，它增加了算術(shù)邏輯單元(ALU)。用戶能為系統(tǒng)中使用的每個(gè)NiosII處理器創(chuàng)建多達(dá)256個(gè)專用指令，這使得設(shè)計(jì)者能夠細(xì)致地調(diào)整系統(tǒng)硬件以滿足性能目標(biāo)。NiosII系列支持60多個(gè)外設(shè)選項(xiàng)，開(kāi)發(fā)者能夠選擇合適的外設(shè)，獲得最合適的處理器、外設(shè)和接口組合，而不必支付根本不使用的硅片功能。基于其嵌入式的特點(diǎn)以及其成本，NiosII特別適用于便攜式儀表方面的應(yīng)用。
3．2 SOPC的硬件構(gòu)建
通過(guò)Quartus中的SOPC Builder來(lái)構(gòu)建SOPC系統(tǒng)。首先要添加一個(gè)CPU。為了節(jié)省片上資源，選用經(jīng)濟(jì)型的CPU，外部晶振是50 MHz。程序運(yùn)行內(nèi)存直接選用0n-Chip Memory，因?yàn)镋P2C8Q208C8N片上的RAM空間大概有20 KB左右，通過(guò)優(yōu)化，片上內(nèi)存完全能夠滿足程序的需要，這樣就不必添加外接的SDRAM芯片，減少了PCB板的面積，大大降低了成本。代碼優(yōu)化方法是通過(guò)NioslI IDE里面的System Library Proper-ties來(lái)設(shè)置：依次選中Program Never Exit，Small C Library，Reduced Device Drivers，Lightweight Device Drivers API，取消選中
Support C++并設(shè)定Optimize Size為-0s級(jí)，這樣就可以有效的縮減程序代碼。
另外，為了向上位機(jī)傳遞測(cè)試數(shù)據(jù)，需要添加UART。這里添加的UART只是一個(gè)協(xié)議，與上位機(jī)實(shí)現(xiàn)通信，還需要在外圍添加電平轉(zhuǎn)換芯片MAX232以實(shí)現(xiàn)與上位機(jī)的正常通信。
為保證系統(tǒng)正常運(yùn)行，添加內(nèi)部定時(shí)器實(shí)現(xiàn)看門狗功能，另外需要添加的就是一些PIO接口。能夠產(chǎn)生中斷的PIO口注意要分給一定的中斷號(hào)。CPU的Reset Vectot。地址和Exception Vector地址都設(shè)為On-Chip Memory，并讓系統(tǒng)自動(dòng)分配基地址以及中斷。點(diǎn)擊Generate生成整個(gè)SOPC，圖4即為整個(gè)SOPC的構(gòu)成圖。

3．3 用Niosll IDE編寫整個(gè)系統(tǒng)的控制程序
NiosII IDE(Integrated Development Environment，集成開(kāi)發(fā)環(huán)境)提供了完整的C／C++軟件開(kāi)發(fā)套件，包括編輯器、項(xiàng)目管理器和構(gòu)建工具、調(diào)試器和兼容CFI(Common Flash Interface)的Flash編程器。調(diào)試器連接多種目標(biāo)系統(tǒng)，包括FPGA硬件(通過(guò)JTAG電纜)、NioslI指令集仿真器和Modelsim-Altera軟件，因而能夠提供最靈活的調(diào)試方案。
為了方便用戶編程，NiosII為用戶提供了設(shè)備驅(qū)動(dòng)程序，也就是硬件驅(qū)動(dòng)層數(shù)據(jù)庫(kù)HAL。軟件編寫人員只要利用HAL提供的各種函數(shù)就能編寫應(yīng)用程序，從而方便地與底層硬件進(jìn)行通信，而無(wú)需關(guān)心底層硬件的實(shí)現(xiàn)細(xì)節(jié)。HAL系統(tǒng)庫(kù)可在IDE創(chuàng)建一個(gè)新工程時(shí)，由系統(tǒng)自動(dòng)生成。