基于DAC5687的高速多通道信號(hào)模擬器設(shè)計(jì)
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4 單端高速數(shù)據(jù)傳輸線的布線及匹配問(wèn)題
4. 1 單端高速數(shù)據(jù)線的阻抗計(jì)算模型
因?yàn)?a class="contentlabel" href="http://butianyuan.cn/news/listbylabel/label/DAC">DAC5687芯片的兩路16bit數(shù)據(jù)總線接口都是單端的， 即每bit都只對(duì)應(yīng)一根單端傳輸信號(hào)線， 并非是通常高速數(shù)據(jù)傳輸所使用的LVDS、LVPECL等差分傳輸信號(hào)線， 所以在印制電路板( PCB )設(shè)計(jì)時(shí)， 就必須考慮高速數(shù)據(jù)傳輸情況下的單端數(shù)據(jù)線布線及終端匹配問(wèn)題。本設(shè)計(jì)采用微帶線阻抗計(jì)算模型和表層走線規(guī)則， 以FR4印制板為例進(jìn)行分析。表層走線應(yīng)采用微帶線模型， 如圖2所示。
微帶線阻抗計(jì)算模型
圖2 微帶線阻抗計(jì)算模型。
當(dāng)1. 0 2. 0， 1 εr 15時(shí)， 采用如下公式計(jì)算: P>
阻抗( Ω) :
傳輸延時(shí)(p s /in ):
其中， h 是對(duì)地高度， w 是走線寬度， t是走線厚度， 單位都是in， r 是基板相對(duì)介電常數(shù)。
例如， 當(dāng)設(shè)計(jì)單根傳輸線阻抗為50Ω， 印制板為FR4， 其介電常數(shù)εr = 4. 3， 假設(shè)對(duì)地高度h =0. 0046in， 走線厚度t= 0. 00137 in (相當(dāng)于銅層總量1oz )。由( 1)可以計(jì)算得到印制電路板走線寬度為0. 008in， 即8m il。
4. 2 DAC5687高速數(shù)據(jù)線的終端匹配
因?yàn)?a class="contentlabel" href="http://butianyuan.cn/news/listbylabel/label/DAC">DAC5687的最高轉(zhuǎn)換速率是500MSPS， 采用奇偶工作模式， 其最高數(shù)據(jù)輸入的速率為250MSPS， 所以在印制電路板設(shè)計(jì)上應(yīng)將單端高速數(shù)據(jù)線末端上升時(shí)間控制在 2ns的范圍內(nèi)。計(jì)算模型 如圖3所示。
圖3
評(píng)論