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基于ADF4111的數(shù)字鎖相式可調(diào)頻率源實(shí)現(xiàn)

作者: 時(shí)間:2010-06-09 來(lái)源:網(wǎng)絡(luò) 收藏
3.2 衰減器設(shè)計(jì)
為確保最終的本振輸出功率符合指標(biāo)要求,進(jìn)行衰減和放大電路部分的設(shè)計(jì)。該設(shè)計(jì)中衰減器采用了π型電阻網(wǎng)絡(luò),該電阻網(wǎng)絡(luò)既要滿足功率分配要求。又要滿足阻抗匹配要求,在衰減器的輸入和輸出阻抗均為50 Ω時(shí),利用CASCADE(Comptlter Aided ScientificAmplitier Design Element)軟件設(shè)計(jì)的4 dB衰減器如圖5所示。

本文引用地址:http://butianyuan.cn/article/187970.htm



4 鎖相式頻率源硬件和軟件調(diào)試
在完成頻率源的軟硬件設(shè)計(jì)之后。需要進(jìn)行系統(tǒng)調(diào)試。調(diào)試包括硬件調(diào)試和軟件調(diào)試兩部分。
4.1 系統(tǒng)硬件調(diào)試
在完成系統(tǒng)硬件電路設(shè)計(jì)和PCB制作后,需要利用萬(wàn)用表、示波器、頻譜儀等工具對(duì)系統(tǒng)進(jìn)行調(diào)試,來(lái)驗(yàn)證設(shè)計(jì)是否達(dá)到系統(tǒng)設(shè)計(jì)的要求,有無(wú)電路方面錯(cuò)誤等。硬件調(diào)試主要包括鎖相環(huán)調(diào)試,上電前檢測(cè)、上電后檢測(cè)和模塊各組成部分工作狀態(tài)調(diào)試等。
在設(shè)計(jì)中,通過(guò)USB-Blaster下載電纜采用JTAG配置方式將數(shù)據(jù)下載到FPGA。下載配置是驗(yàn)證系統(tǒng)中其他電路部分的第一步,方法是通過(guò)QutartusⅡ軟件設(shè)計(jì)一些簡(jiǎn)單的邏輯電路,然后下載到FPGA中,通過(guò)示波器等工具檢測(cè)輸出的波形是否正確。
4.2 系統(tǒng)軟件調(diào)試
該設(shè)計(jì)中,在FPGA內(nèi)用AHDL硬件編程語(yǔ)言實(shí)現(xiàn)了軟件設(shè)計(jì)部分,主要分為兩部分:一是對(duì)寄存器的配置;二是實(shí)現(xiàn)按鍵對(duì)鎖相頻率升高和降低的要求。該設(shè)計(jì)中,利用示波器的觸發(fā)采樣功能來(lái)捕獲FPGA配置寄存器的各個(gè)管腳的時(shí)序邏輯。
需要配置的寄存器為3個(gè)24 b的寄存器,在Altera公司的QuartusⅡ平臺(tái)上用AHDL進(jìn)行編程配置的仿真時(shí)序如圖6所示。其中,R=40,A=6,B=8,P=8。


ADF4111有一個(gè)復(fù)用輸出管腳(muxout),通過(guò)該管腳可以查看寄存器配置是否正確。設(shè)計(jì)中設(shè)置該引腳輸出為PLl鎖定指示,并連接到發(fā)光二極管。配置完后,若指示燈亮,則說(shuō)明配置正確,PLL鎖定在輸入時(shí)鐘上。調(diào)試中配置完ADF4111后,PLL成功鎖定設(shè)置的頻率上。


在整個(gè)設(shè)計(jì)和調(diào)試完成之后,用頻譜儀對(duì)數(shù)字鎖相式頻率源輸出頻率進(jìn)行了測(cè)試,圖7為70 MHz輸出時(shí)的頻譜圖,可以看出,頻率源輸出穩(wěn)定。需要注意的是,截圖顯示的本振輸出功率為-23.77 dBm,這是由于對(duì)本振輸出進(jìn)行測(cè)量時(shí)采用的探頭有損耗,經(jīng)測(cè)量約有33 dB的損耗,故本振輸出的實(shí)際功率為9 dBm,達(dá)到系統(tǒng)設(shè)計(jì)要求。

5 結(jié)語(yǔ)
本文采用FPGA與頻率綜合器ADF4111相結(jié)合的方法進(jìn)行了數(shù)字鎖相式頻率源的設(shè)計(jì),在FPGA內(nèi)用AHDL硬件描述語(yǔ)言編寫頻率綜合器需要的頻率控制字程序,產(chǎn)生范圍為70~90 MHz的高精度頻率,頻率的步進(jìn)采用按鍵控制的方法,步進(jìn)的間隔為1 MHz,并通過(guò)數(shù)碼顯示管將鎖定后的頻率值顯示出來(lái)。完成了PCB板制作,進(jìn)行了硬件和軟件調(diào)試。通過(guò)ADF4111的復(fù)用輸出管腳(Muxout)看到PLL成功鎖定設(shè)置的頻率上,并用頻譜儀測(cè)量了產(chǎn)生的頻率,輸出頻率穩(wěn)定,精度高,功率符合設(shè)計(jì)指標(biāo)要求。實(shí)現(xiàn)了PLL輸出頻率的步進(jìn),間隔為1 MHz。并在數(shù)碼管上將鎖定后的頻率值顯示出來(lái)。
在該系統(tǒng)中,由于ADF4111的控制字寄存器的控制字是通過(guò)FPGA寫入的。所以可以通過(guò)軟件設(shè)計(jì)的方法,改變寫入的控制字來(lái)實(shí)現(xiàn)不同頻率的本振信號(hào)輸出,使鎖相環(huán)具有低相位噪聲,低雜散度。快速鎖定的特點(diǎn),電路簡(jiǎn)單,易于調(diào)試。采用這種方法能可根據(jù)實(shí)際工程需要改變輸出信號(hào)的頻率。步進(jìn)間隔以及功率,使該類型電路設(shè)計(jì)能廣泛應(yīng)用于無(wú)線通信設(shè)備中,為設(shè)備的中頻和射頻電路提供高質(zhì)量的本振。

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