基于FPGA的可調(diào)信號源設計
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現(xiàn)場可編程邏輯陣列器件（FPGA）具有編程方便、高集成度、高可靠性等優(yōu)點。為了滿足科研和實際測試要求，本文設計了一種以FPGA、高速D/A為核心，能產(chǎn)生多路頻率可調(diào)信號的信號源系統(tǒng)。該系統(tǒng)中波形數(shù)據(jù)、控制命令字由上位機發(fā)出，通過FPGA控制在數(shù)據(jù)存儲器中存儲波形數(shù)據(jù)，并將波形數(shù)據(jù)讀出送入DAC進行數(shù)模轉(zhuǎn)換后得到相應的模擬信號波形及開關量的控制。利用上述方法設計的信號源，信號產(chǎn)生靈活、功能擴展方便、信號參數(shù)可調(diào)，實現(xiàn)了硬件電路的軟件化設計，具有特殊的現(xiàn)實意義和廣泛的應用前景[1]。
1 系統(tǒng)設計
本信號源系統(tǒng)主要由數(shù)據(jù)輸出（上位機軟件）、USB數(shù)據(jù)傳輸接口、數(shù)據(jù)緩沖與存儲（FIFO和SRAM）、控制部分(FPGA) 、數(shù)據(jù)的轉(zhuǎn)換及調(diào)理（DAC、跟隨器）及開關量的輸出等6個模塊組成。
系統(tǒng)總體設計框圖如圖1所示，其具體工作流程為：PC機發(fā)送數(shù)據(jù)至USB單片機端點FIFO，當數(shù)據(jù)大小達到512 B時，數(shù)據(jù)自動打包后送入外部緩沖FIFO。FIFO是一種先進先出的數(shù)據(jù)緩存器，它與普通存儲器的區(qū)別在于沒有外部讀寫地址線，靠空/滿標志的產(chǎn)生來控制數(shù)據(jù)的寫入與讀出。在FPGA控制模塊中，當FPGA接收到FIFO半滿信號后，由FPGA控制將波形，數(shù)據(jù)存于SRAM中。然后FPGA控制波形數(shù)據(jù)從SRAM中取出后送D/A進行轉(zhuǎn)換，經(jīng)數(shù)模轉(zhuǎn)換和調(diào)理電路后即得所需波形，或直接由FPGA將數(shù)據(jù)發(fā)送到繼電器來控制外部供電系統(tǒng)的開斷。
2 模塊設計
2.1 USB傳輸部分
USB 接口即“通用串行總線接口”，是應用于計算機領域的新型接口之一，它使得外圍設備與計算機的連接更加高效、便利。USB 接口不僅具有傳輸速率快、即插即用、支持熱插拔等特點，而且易于擴展，可以有效地解決計算機外圍接口不足的問題。隨著在工程實際中對數(shù)據(jù)傳輸?shù)乃俾室笤絹碓礁?，傳統(tǒng)的串口、并口傳輸已經(jīng)不能滿足數(shù)據(jù)傳輸速率的要求，而USB2.0 接口最高可達480 Mb/s 的高速傳輸速率，使得計算機和外圍設備之間的高速數(shù)據(jù)傳輸成為可能。同時，USB 接口設備的普及也促使其成為數(shù)據(jù)高速傳輸中設備連接的首選接口。
本設計考慮了兩種USB2.0通信接口設計模式：(1) 基于USB 單片機的接口設計。例如以Cypress 公司開發(fā)的CY7C68013 單片機為控制核心而設計的USB 通訊接口；(2)基于協(xié)議轉(zhuǎn)換芯片的接口設計，例如以FTDI 公司推出的FT245BM 協(xié)議接口芯片為控制核心的USB 通信接口。
(1)USB-單片機
CY7C68013單片機[2]的GPIF接口有16位數(shù)據(jù)線、6個RDY信號和6個CTL信號。RDY信號用于對輸入的信號進行判斷， CTL用于輸出對外部器件的控制命令，16位數(shù)據(jù)線用于單片機與外部器件進行數(shù)據(jù)交換和傳輸。該芯片集成了51單片機內(nèi)核、USB2.0收發(fā)器、串行接口引擎(SIE)、4 KB FIFO存儲器以及通用可編程接口等模塊，這些模塊保證了CY7C68013與DSP、ATA等外圍器件實現(xiàn)無縫、高速的數(shù)據(jù)傳輸。
(2)USB-FIFO
FT245BM是由FTDI公司推出的USB協(xié)議芯片。FT245BM內(nèi)含2個FIFO數(shù)據(jù)緩沖區(qū)。一個是128 B的接收緩沖區(qū)，另一個是384 B的發(fā)送緩沖區(qū)。它們用作USB數(shù)據(jù)與并行I/O口數(shù)據(jù)的交換緩沖區(qū)。FIFO是實現(xiàn)與外界(微控制器、FPGA或其他器件)數(shù)據(jù)互換的接口，它主要通過8根數(shù)據(jù)線DO～D7、讀寫控制線RD和WR以及FIFO發(fā)送緩沖區(qū)空標志TXE和FIFO接收緩沖區(qū)非空標志RXF來完成數(shù)據(jù)的交互。FT245BM與FPGA之間的邏輯連接圖如圖2所示。
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