一種自動變?？刂频膶掝l帶全數(shù)字鎖相環(huán)

2 系統(tǒng)設計和計算機仿真結(jié)果
該設計在Altera公司生產(chǎn)的QuartusⅡ7．1開發(fā)軟件平臺上，運用自頂向下的系統(tǒng)設計方法，首先根據(jù)系統(tǒng)各功能模塊的要求，使用VHDL語言編寫程序，設計出環(huán)路各個部分的邏輯電路，并進行仿真驗證。然后，再將各個部分組合起來進行系統(tǒng)設計和仿真。最后，用FP-GA芯片予以實現(xiàn)。限于篇幅，這里只對鑒頻鎖存模塊的VHDL設計、仿真作為一個列子具體給出。其余模塊不再贅述。該模塊頂層部分的VHDL源代碼如下：

圖3為QuartusⅡ7．1綜合出的鑒頻鎖存模塊的RTL原理圖。圖中JPQ，SCQ分別是由底層的VHDL代碼綜合出的鑒頻器和鎖存器，實現(xiàn)對輸入信號鑒頻和鎖存的功能。圖4為QuartusⅡ7．1的時序仿真波形圖。圖3中clk_up=1 ns為鑒頻鎖存模塊的時鐘源，fin為系統(tǒng)的輸入信號ui的輸入端，reset為系統(tǒng)的復位信號，N[31．．0]為鎖存器輸出的鑒頻結(jié)果。仿真結(jié)果表明該模塊可以正確的完成鑒頻和鎖存的功能。

環(huán)路中各部分的設計仿真完成之后，再對整個系統(tǒng)進行設計和驗證。在仿真圖中clk為系統(tǒng)時鐘；reset為復位信號；en為系統(tǒng)使能信號；fin和fout分別為輸入輸出信號；ue表明fin是超前還是滯后fout;add1，sub1是“加”、“扣”脈沖信號；K為fin和fout之間相位誤差的量化值；N_mode為除N計數(shù)器的N值。自動變?？刂齐娐犯鶕?jù)輸入與輸出信號之間誤差的大小，將環(huán)路的工作過程分為：快捕區(qū)、慢捕區(qū)和同步區(qū)。圖5為輸入信號周期Tui=23 ns的仿真波形圖。圖6為輸入信號周期Tui=100 ns的仿真波形圖。

圖5和圖6表明：該設計對輸入的高頻和低頻信號都具有快的跟蹤性能。圖7為輸入信號周期Tui由23 ns變到100 ns的仿真波形圖。圖8為輸入信號的周期Tui由90 ns變到20 ns的仿真波形圖。圖7和圖8表明：該設計對頻率突變(高頻突變到低頻和低頻突變到高頻)的輸入信號具有快的跟蹤性能。

3 結(jié) 語
通過計算機仿真可以看出：設計的全數(shù)字鎖相環(huán)具有很快的鎖相速度，大量的實驗表明在7個輸入信號周期內(nèi)環(huán)路就進入鎖定狀態(tài)。從圖5和圖6的仿真結(jié)果可以看出，設計的全數(shù)字鎖相環(huán)鎖頻范圍很寬。另外，鎖相精度和系統(tǒng)的外部高頻時鐘有很大關系，如果時鐘頻率很高，那么鎖相精度就越高。同時，外部高頻時鐘與該全數(shù)字鎖相環(huán)的帶寬也有很大的關系，在鑒頻鎖存模塊是把外部高速時鐘分頻后的時鐘作為時鐘源的，因此，外部高頻時鐘頻率越高，經(jīng)過鑒頻得到的分頻值N才能越準確?？傊?，該設計的自動變模的全數(shù)字鎖相環(huán)在外部時鐘頻率很高的情況下，不僅具有較快的鎖相速度，而且具有較寬的鎖頻范圍和較高的鎖相精度。
該設計的全數(shù)字鎖相環(huán)結(jié)構(gòu)簡單，易于集成，可采用VHDL語言完成系統(tǒng)設計，方便使用EDA軟件進行綜合仿真，可制成片內(nèi)鎖相環(huán)。下一步需要重點做的工作是：研究如何應用環(huán)形數(shù)控振蕩器，使用控制字來控制環(huán)形數(shù)控振蕩器的輸出代替該設計中的外部高速時鐘源；另一方面，在除N分頻模塊研究如何使用小數(shù)分頻的技術提高了系統(tǒng)的精度。