高幀頻CCD數(shù)據(jù)采集處理系統(tǒng)的設(shè)計(jì)

3．1．2 A／D功能實(shí)現(xiàn)
多路模擬信號(hào)的同步采樣一般有兩種實(shí)現(xiàn)方法：一種為多個(gè)A／D轉(zhuǎn)換器同時(shí)進(jìn)行轉(zhuǎn)換；另一種為僅有一個(gè)A／D轉(zhuǎn)換器，各通道同時(shí)采樣，然后分時(shí)轉(zhuǎn)換。針對(duì)該系統(tǒng)，AD9942的像素時(shí)鐘可以達(dá)到40 MHz，且為雙通道同時(shí)轉(zhuǎn)換，故采用分時(shí)轉(zhuǎn)換即可實(shí)現(xiàn)系統(tǒng)要求，且可以節(jié)省成本。實(shí)際應(yīng)用中將CCD的16通道分成上下兩個(gè)半幀，上半幀8個(gè)通道分時(shí)復(fù)用AD9942的A通道進(jìn)行A／D轉(zhuǎn)換，下半幀8個(gè)通道分時(shí)復(fù)用B通道進(jìn)行A／D轉(zhuǎn)換。
硬件電路實(shí)現(xiàn)時(shí)，需要將CCD輸出的每一路模擬信號(hào)通過采樣保持電路，對(duì)模擬輸入信號(hào)準(zhǔn)確采樣，并將采樣結(jié)果保持一定時(shí)間，通過兩個(gè)8選1模擬開關(guān)，分別送到A／D變換器的A通道和B通道。分時(shí)復(fù)用實(shí)現(xiàn)原理圖如圖3所示。

根據(jù)采樣保持電路的時(shí)鐘可以將該電路工作分為采樣和保持兩個(gè)階段。在采樣階段，采樣得到的電壓以電荷的形式存儲(chǔ)在采樣電容上，輸出端處于短路狀態(tài)，采樣階段即將結(jié)束的時(shí)候，輸入端處于開路狀態(tài)，存儲(chǔ)電荷不再改變；在保持階段，輸入采樣信號(hào)通過保持電容轉(zhuǎn)移到輸出端，由FPGA控制模擬開關(guān)分時(shí)選通每一路CCD信號(hào)，從而通過兩個(gè)階段的交替完成A／D變換全過程。
VCCD512H每一路的有效像元數(shù)為128×64。由于每行有8個(gè)過掃描像元(用于行箝位)，故設(shè)計(jì)中要保證使每行最少輸出72個(gè)像元，則上下半幀的像元數(shù)都為128×576個(gè)。由此可以確定AD9942的主時(shí)鐘CLI_X(CLI_A，CLI_B)即像素時(shí)鐘為40 MHz，行同步信號(hào)HD_X，幀同步信號(hào)VD_X，并由FPGA分頻產(chǎn)生其波形。它的時(shí)序圖如圖4所示。

3．1．3 高速A／D與FPGA接口實(shí)現(xiàn)
AD9942采樣率達(dá)到40 MHz，由FPGA提供像素時(shí)鐘、行同步、幀同步信號(hào)，但是這么高的時(shí)鐘在線路板中是一個(gè)潛在的威脅，它既容易干擾其他器件，又容易被其他器件干擾。AD9942的數(shù)字輸出屬于并行，2個(gè)40 MSPS、12位數(shù)據(jù)流，如此高速數(shù)據(jù)傳輸與存儲(chǔ)容易使數(shù)字系統(tǒng)中出現(xiàn)競(jìng)爭(zhēng)冒險(xiǎn)和亞穩(wěn)態(tài)，因此首先在A／D的數(shù)據(jù)輸出引腳和FPGA的輸入引腳之間串聯(lián)100 Ω的電阻，用來(lái)削弱高速數(shù)據(jù)線在0，1之間變換產(chǎn)生的毛刺和數(shù)據(jù)線之間的干擾。其次，在FPGA內(nèi)部對(duì)A／D的數(shù)據(jù)線和鎖存時(shí)鐘的使用應(yīng)嚴(yán)格按照器件手冊(cè)上的建立時(shí)間和保持時(shí)間來(lái)設(shè)計(jì)，否則容易產(chǎn)生亞穩(wěn)態(tài)。
3．2 FPGA實(shí)現(xiàn)A／D控制、數(shù)據(jù)緩存
3．2．1 FPGA器件選擇
現(xiàn)場(chǎng)可編程門陣列FPGA(Field Programmable Gate Array)集采樣控制、處理、緩存、傳輸控制、通信于一個(gè)芯片內(nèi)，編程配置靈活，開發(fā)周期短，系統(tǒng)簡(jiǎn)單，具有高集成度、體積小、功耗低、高速、I／O端口多、在線系統(tǒng)編程等優(yōu)點(diǎn)，在只需要簡(jiǎn)單數(shù)據(jù)處理的情況下，F(xiàn)P-GA能夠提供比專用高速DSP更好的解決方案，并且特別適用于對(duì)時(shí)序有嚴(yán)格要求的高速多通道數(shù)據(jù)采集系統(tǒng)。特本設(shè)計(jì)在實(shí)際應(yīng)用中以FPGA作為數(shù)據(jù)采集的控制核心，實(shí)現(xiàn)CCD多通道模擬信號(hào)的采集和處理。為實(shí)現(xiàn)系統(tǒng)控制與數(shù)據(jù)緩存一體化的設(shè)計(jì)，該系統(tǒng)采用的XQ2V3000是Xilinx公司推出的Virtex-Ⅱ系列的FPGA，它內(nèi)部有豐富的資源，包括三百萬(wàn)個(gè)門，448 Kb的分布RAM，96個(gè)乘法器，96×18 Kb的Block RAM，12個(gè)數(shù)字時(shí)鐘管理器(DCM)，720個(gè)可配置I／O引腳，最高內(nèi)部工作頻率達(dá)300 MHz。