基于ADS8364的數(shù)據(jù)采集系統(tǒng)設計
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1 系統(tǒng)原理
本采集系統(tǒng)結(jié)構(gòu)框圖如圖1所示，由前端的系統(tǒng)(包括電流信號取樣、信號調(diào)理模塊、A/D轉(zhuǎn)換模塊、DSP處理器控制模塊、CAN總線網(wǎng)絡)以及上位機、PC104機、上位機CAN適配器幾部分組成。其中前端系統(tǒng)的核心部分是A/D轉(zhuǎn)換模塊和F2812，A/D轉(zhuǎn)換將模擬信號轉(zhuǎn)換成數(shù)字信號，A/D接收控制芯片F(xiàn)2812指令，設定A/D轉(zhuǎn)換部分的采樣率，控制A/D轉(zhuǎn)換，進行數(shù)據(jù)預處理。數(shù)據(jù)就緒后,通過ADS8364的EOC信號通知F2812，由F2812將數(shù)據(jù)讀出并且進行計算處理。DSP通過控制CPLD在合適的時候采樣并讀取采樣數(shù)據(jù)，在空閑的時候做數(shù)據(jù)處理。本文引用地址：http://butianyuan.cn/article/188555.htm
系統(tǒng)主要完成的任務為：DSP接收上位機通過CAN總線上發(fā)送的命令，完成系統(tǒng)工作參數(shù)的設置，并通過模擬地址/數(shù)據(jù)總線與CPLD進行通信，向CPLD發(fā)送控制命令；對外部的多路模擬量輸入進行信號調(diào)理，在CPLD控制下進行單通道A/D轉(zhuǎn)換，將采集到的數(shù)據(jù)存儲在1片F(xiàn)lash芯片中，并經(jīng)過CAN總線實時傳送給上位PC104主機。
2 系統(tǒng)硬件
系統(tǒng)硬件包括信號調(diào)理模塊、A/D轉(zhuǎn)換模塊、DSP 處理器模塊、CPLD 邏輯控制模塊以及CAN總線通信模塊。DSP、CPLD、ADS8364之間的接口設計如圖2所示。
2.1 信號調(diào)理模塊的設計[1]
激光位移傳感器輸出的模擬量電流輸入信號的范圍為4～20 mA。ADS8364待轉(zhuǎn)換的模擬輸入電壓范圍應保持在AGND-0.3 V和AVDD+0.3 V之間。通過1個250 Ω精密取樣電阻，將電流信號轉(zhuǎn)換為1～5 V電壓信號。通過運放跟隨電路提高輸入阻抗，增強系統(tǒng)的抗干擾能力。電路中取樣電阻非常關(guān)鍵，它們影響著輸入信號的變換精度，因此必須采用溫漂較小的精密電阻。
2.2 DSP處理器與A/D轉(zhuǎn)換模塊設計
本采集系統(tǒng)要求對激光位移傳感器的模擬信號進行采集，鑒于測量精度要求較高，選擇TI公司的高精度ADS8364作為A/D轉(zhuǎn)換芯片，它是TI公司新推出的高速、低功耗、6通道同步采樣16位模數(shù)轉(zhuǎn)換器，采用+5 V工作電壓，最大采樣吞吐率可高達5 MHz; 帶有80 dB共模抑制的全差分輸入通道以及6個4 s連續(xù)近似的模數(shù)轉(zhuǎn)換器、6個差分采樣放大器；片上還帶有+2.5 V參考電壓以及高速并行接口。
DSP主要負責通過CAN總線與上位機交換數(shù)據(jù)、以地址/數(shù)據(jù)總線的方式與CPLD 通信, 實現(xiàn)對數(shù)據(jù)采集的控制以及對采樣后的數(shù)據(jù)進行前端數(shù)字信號處理(數(shù)字低通濾波)。這里選用TI公司的32位定點DSP TMS320F2812芯片,它采用1.8 V 的內(nèi)核電壓, 具有3.3 V 的外圍接口電壓,最高頻率150 MHz,片內(nèi)有18 KB的RAM, 128 KB的高速Flash[2]。
在本系統(tǒng)中，上電后由硬件復位ADS8364，ADS8364的CLK時鐘由外部獨立的有源晶振提供,頻率為4 MHz。A/D轉(zhuǎn)換完成后產(chǎn)生轉(zhuǎn)換結(jié)束信號EOC。將ADS8364的BYTE引腳接低電平,使轉(zhuǎn)換結(jié)果以16位的方式輸出。地址/模式信號(A0,A1,A2)決定ADS8364 的數(shù)據(jù)讀取方式,可以選擇的方式包括單通道、周期或FIFO模式。將ADD引腳置為高電平, 使得讀出的數(shù)據(jù)中包含轉(zhuǎn)換通道信息?？紤]到數(shù)據(jù)采集處理系統(tǒng)的采樣頻率一般較高,如果用DSP直接控制ADS8364的訪問,將占用DSP較多的資源, 同時對DSP的實時性要求也較高。因此在本系統(tǒng)設計中, 用CPLD實現(xiàn)ADS8364的接口控制電路。DSP的GPIO與ADS8364的HOLDA、HOLDB、HOLDC信號相連，控制6個ADC的采樣/保持。EOC連接到F2812的XINT1。
2.3 CPLD邏輯控制模塊設計[3]
在該數(shù)據(jù)采集處理系統(tǒng)中, CPLD是一個重要的組成部分。由CPLD 組成的邏輯控制模塊接收DSP傳送過來的動作命令, 控制A/D 轉(zhuǎn)換模塊進行數(shù)據(jù)采集。這里選用Altera公司的MAX II系列芯片 EPM1270, 它包含1 270個LE相當于40 000門數(shù)，980個等效宏單元數(shù)，8 KB用戶可用Flash。116個用戶可用I/O口，擴展方便。
CPLD 作為一個單獨的控制執(zhí)行結(jié)構(gòu),通過編寫相應的Verilog HDL代碼, 即可生成相應的操作電路, 實現(xiàn)對各種輸入信號的鎖存、判斷、處理以及對各種命令信號的執(zhí)行和輸出信號的控制。
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