基4-FPGA的大動態(tài)范圍數(shù)字AGC的實現(xiàn)
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該控制接口支持SPI輸入控制標準，包括串行輸入字，時鐘和使能信號，增益變化為-10～26 dB，可達到36 dB的輸出增益范圍，8 bit串行輸入字隨8個CLK上升沿送入移位寄存器(高位在前)，在這8個時鐘周期內(nèi)，使能信號為低時，不更新原來的控制字。經(jīng)過8個時鐘周期整個新的控制字全部送入移位寄存器后，使能信號變?yōu)楦?，此時，數(shù)據(jù)鎖存，控制字更新，內(nèi)部時鐘屏蔽，禁止新的控制字輸入。
由于AD603的控制字為電壓，而AD8320的控制字為8bit控制字，為使用同一個控制字同時控制兩個增益的變化，以達到增大AGC動態(tài)范圍的目的。因此，將FPGA產(chǎn)生的8bit串行控制字：一方面經(jīng)串行轉(zhuǎn)并行運算送入8 bit D／A轉(zhuǎn)換器AD7801實現(xiàn)數(shù)模轉(zhuǎn)換，從而由電壓控制字控制AD603的增益變化；另一方面則采用8 bit串行控制字控制AD8320的增益變化，這樣由AD603和AD8320共同控制信號的AGC，當控制字從0～255變化時，理論增益從- 20～56 dB，因此，達到76 dB的動態(tài)范圍。
AD9220是12 bit高速A／D轉(zhuǎn)換器，其輸出范圍指示OTR信號和最高位指示MSB位的真值表和邏輯關(guān)系如表1所列。本文引用地址：http://butianyuan.cn/article/188596.htm
當模擬輸入信號在A／D轉(zhuǎn)換范圍內(nèi)時，OTR引腳產(chǎn)生低電平指示；當模擬輸入信號電平溢出時，OTR引腳產(chǎn)生高電平指示；如果此時MSB位為低，則表示模擬輸入信號電平下溢出，此時應(yīng)該增大AGC；MSB位為高，則表示模擬輸入信號電平上溢出。FPGA根據(jù)OTR信號和MSB位對AGC進行設(shè)置和調(diào)整。 OTR引腳將保持高電平，直到模擬輸入被調(diào)整在A／D轉(zhuǎn)換范圍內(nèi)且完成新的A／D轉(zhuǎn)換。
根據(jù)真值表得到AD9220的輸出OTR信號和MSB位與FPGA輸入信號OVER和UNDEROVER具有圖2所示的邏輯和時序關(guān)系，其中，邏輯關(guān)系圖 2a也反映了AD9220的輸出OTR信號和MSB位與FPGA的輸入信號OVER和UN-DEROVER之間的連接關(guān)系。
3 實驗及仿真結(jié)果
AD603動態(tài)范圍為40 dB且增益由GPOS和GNEG引腳的電壓差確定，并非由數(shù)字控制，而AD8320增益由數(shù)字控制，但動態(tài)范圍只有36 dB。系統(tǒng)設(shè)計特點在于用同一個控制字同時更新可變增益放大器AD603和數(shù)字可控增益放大器AD8320，這樣，當控制字從0～255變化時，理論上增益為-一20～56 dB,達到76 dB的大動態(tài)范圍且增益由數(shù)字控制字決定。圖3為單獨的AD8320、AD603以及由同一控制字同時更新AD8320和AD603時控制字與增益的變化關(guān)系，可以看出該系統(tǒng)在信號很小時并不十分有效，所以實際AGC的動態(tài)范圍達不到76 dB，圖4為輸出信號頻譜圖，在頻率為42 MHz時，最大增益可達61 dB。
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