同步采樣A／D轉換器AD7262原理及應用

AD7262主要通信方式為SPI四線式。由于AD7262無法控制何時通信，故只能工作在從模式下。主控制器LPC2378的P0．15提供通訊時鐘信號SCLK。CS為片選輸入。DOUTA或DOUTB為SPI的數(shù)據(jù)輸出端。SPI的數(shù)據(jù)輸入端為PD0／DIN。電路設計時，通過LPC2378向AD7262內部寫入相關數(shù)據(jù)來實現(xiàn)各類動態(tài)配置。圖3和圖4為串行接口讀寫時序圖。串行時鐘SCLK提供轉換時鐘及AD7262轉換后傳輸信息的控制。對于片內2個A／D轉換器，AD7262有相應的2個輸出引腳。數(shù)據(jù)從AD7262的DOUTA和DOUTB讀取。用戶可選用其中一個輸出數(shù)據(jù)。

在CS下降沿，跟蹤保持器處于保持模式。此時，采樣、轉
換同時被初始化模擬輸入。這需要至少19個SCLK周期。第19個SCLK的下降沿到來時，AD7262恢復至跟蹤模式，并設置DOUTA、DOUTB為使能。數(shù)據(jù)流由12位組成，MSB在前。轉換結果MSB在SCLK第19個周期的下降沿由微控制器在第20個時鐘SCLK的下降沿或上升沿讀取。上升沿還是下降沿取決于所使用的SCLK的頻率。如SCLK最大頻率為40 MHz時，其讀取數(shù)據(jù)時間是23 ns，則導致2 ns的建立時間。而這2 ns的建立時間無法與微控制器匹配。在這種情況下，就需要在時鐘SCLK的上升沿開始讀數(shù)據(jù)。這樣，轉換結果的MSB位在第19個SCLK下降沿，延遲15 ns，并在第20個周期SCLK的上升沿才被讀出。依此類推，至第30個SCLK下降沿A／D轉換器輸出LSB，在第31個SCLK上升沿讀出。反之，如果SCLK為32 MHz時，則下降沿讀數(shù)據(jù)。在設計中SPI的通信時鐘頻率(LPC2378的P0.15)小于32 MHz，所以在時鐘的下降沿由LPC2378讀寫數(shù)據(jù)。為提高系統(tǒng)的精度和穩(wěn)定性，可加入一定阻值的耦合電容。
3．2 軟件設計
AD7262內含6個寄存器，分別是A／D轉換器的結果寄存器、控制寄存器、A／D轉換器A和B的內部失調寄存器、A／D轉換器A和B通道的外部增益寄存器。控制寄存器共有12位，其中，RD3～RD0是寄存器選擇位。
由于LPC2378和AD7262都兼容SPI接口，兩者的編程只需按照時序圖進行即可。此外LPC2378還有許多其他類型接口，所以便于實現(xiàn)網(wǎng)絡化,詳細流程參見圖5。

軟件設計中需要注意：CAL引腳在CS為低電平前必須至少保持2μs高電平以確保第一個轉換周期中校準的準確性。如果在這段時間內，CAL出現(xiàn)低電平，將導致校準結果不準確。但如果繼續(xù)為高電平，下一個校準轉換則是準確的。另外在A／D轉換過程中，CAL若出現(xiàn)高電平，轉換結果也將不正確。AD7262的校準是在測量過程中，A／D轉換前進行的。在測量過程中先校準再采樣保持。與編程寫寄存器，在時序上要分開。此外使用SPI接口，只有硬件復位是不夠的，還要使用軟件復位以保證讀寫數(shù)據(jù)的正確性。實際應用中，要將數(shù)字和模擬部分地線隔離。整個軟件部分采用串口讀寫寄存器完成。

4 結束語
與其他A／D轉換器相比，AD7262除了轉換速度快、接口簡單、低功耗、控制功能較強的特點外，還具有內嵌PGA、自動校準、同步采樣等特點，適合于不同信號強度級別的多種電極傳感器的信號檢測、控制和電機控制系統(tǒng)。目前，該系統(tǒng)已成功應用于物理勘探電法實驗儀器中，實現(xiàn)A-B和M-N的電極同步電壓測量，效果較好。