數(shù)字化幅度調(diào)制電路的實(shí)現(xiàn)

圖3 串行傳輸時(shí)序圖

AD9854的控制芯片還需要去控制將待傳輸?shù)恼Z(yǔ)音信號(hào)轉(zhuǎn)換為數(shù)字信號(hào)的模擬/數(shù)字轉(zhuǎn)換器的工作。由于可編程邏輯器件具有并行工作的特點(diǎn)，使得其對(duì)模擬/數(shù)字轉(zhuǎn)換器的控制工作和向AD9854的數(shù)據(jù)傳輸可以采用流水線的方法進(jìn)行。設(shè)計(jì)中采用ALTERA公司的FPGA器件EP1C3，這種FPGA器件的端口電壓支持3.3V，這與AD9854芯片相同；同時(shí)它具有104個(gè)用戶可使用的輸入/輸出管腳，足夠整個(gè)系統(tǒng)使用；再有就是它的內(nèi)部也具有基于鎖相環(huán)的時(shí)鐘倍頻電路，降低了對(duì)外部時(shí)鐘在工作頻率方面的要求。

采用有限狀態(tài)機(jī)（FSM）的時(shí)序電路模型，使用VHDL實(shí)現(xiàn)的AD9854芯片數(shù)據(jù)接口代碼格式如下：

IF (start_ad9854 = '0') THEN --啟動(dòng)信號(hào)有效，狀態(tài)清0

current_state = 0;

ELSIF (start_ad9854 = '1') THEN --啟動(dòng)信號(hào)無(wú)效，狀態(tài)機(jī)工作

IF (clk_ad9854'EVENT AND clk_ad9854 = '1') THEN --AD9854串行2線數(shù)據(jù)傳輸模塊時(shí)鐘有效

CASE current_state IS --根據(jù)有限狀態(tài)機(jī)狀態(tài)進(jìn)行分支處理

??????

WHEN 24 => --當(dāng)前狀態(tài)24

current_state = 25; --下一個(gè)狀態(tài)25

cs = '0'; sclk = '0'; sdio = amplitude(11); updata = '0';

--模擬/數(shù)字轉(zhuǎn)換結(jié)果位11數(shù)據(jù)

WHEN 25 => --當(dāng)前狀態(tài)25

current_state = 26; --下一個(gè)狀態(tài)26

cs = '0'; sclk = '1'; sdio = amplitude(11); updata = '0';

--串行時(shí)鐘有效，位11數(shù)據(jù)寫(xiě)入

??????

WHEN 50 => --當(dāng)前狀態(tài)50

current_state = 50; --下一個(gè)狀態(tài)50

cs = '1'; sclk = '0'; sdio = '0'; updata = '0';

??????

圖4 AD9854芯片數(shù)據(jù)接口仿真波形圖

圖4是實(shí)現(xiàn)向AD9854芯片傳送模擬/數(shù)字轉(zhuǎn)換結(jié)果的仿真波形圖。模塊時(shí)鐘clk_ad9854頻率選取1MHz。每個(gè)數(shù)據(jù)傳送循環(huán)由啟動(dòng)信號(hào)start_ad9854為低電平開(kāi)始，這使得當(dāng)前狀態(tài)為0。當(dāng)啟動(dòng)信號(hào)變?yōu)楦唠娖?，在模塊時(shí)鐘的控制下依次產(chǎn)生所需的各個(gè)狀態(tài)。在每個(gè)狀態(tài)下，分別產(chǎn)生串行數(shù)據(jù)傳送選擇信號(hào)cs、串行時(shí)鐘信號(hào)sclk、串行數(shù)據(jù)信號(hào)sdio和刷新信號(hào)updata。當(dāng)前數(shù)據(jù)傳送完成以后，狀態(tài)機(jī)在最后一個(gè)狀態(tài)自跳轉(zhuǎn)，如代碼舉例中的狀態(tài)50，等待下一個(gè)數(shù)據(jù)傳送循環(huán)開(kāi)始時(shí)的啟動(dòng)信號(hào)start_ad9854低電平。

5 結(jié)束語(yǔ)

本文作者創(chuàng)新點(diǎn)：實(shí)現(xiàn)了一個(gè)全數(shù)字化的幅度調(diào)制電路，并包括載波信號(hào)的產(chǎn)生。利用調(diào)幅收音機(jī)在整個(gè)頻段內(nèi)對(duì)電路的工作進(jìn)行了檢測(cè)，獲得滿意的結(jié)果。相對(duì)于模擬幅度調(diào)制電路，數(shù)字幅度調(diào)制電路具有抗干擾能力強(qiáng)、一致性好以及容易實(shí)現(xiàn)設(shè)計(jì)自動(dòng)化等優(yōu)點(diǎn)。

ALTERA公司的FPGA器件不僅提供實(shí)現(xiàn)邏輯電路的資源，同時(shí)也提供了大量的嵌入式存儲(chǔ)模塊。采用FPGA器件可以很方便地實(shí)現(xiàn)相位累加器和波形數(shù)據(jù)表，工作速率也滿足要求。如果用它來(lái)實(shí)現(xiàn)DDS信號(hào)源，當(dāng)前的主要困難為必須添加數(shù)字/模擬轉(zhuǎn)換器，高速數(shù)字/模擬轉(zhuǎn)換器不僅價(jià)格較高，而且它與FPGA器件之間的高速數(shù)據(jù)傳送對(duì)電路板也提出較高的要求。