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解析高速數(shù)/模轉(zhuǎn)換器(DAC)的建立和保持時間

作者: 時間:2009-03-06 來源:網(wǎng)絡(luò) 收藏

介紹

本文引用地址:http://butianyuan.cn/article/189035.htm

  為了達(dá)到高速數(shù)/(

  為滿足這些是需要求,用戶需要分析數(shù)據(jù)源的傳輸延遲和抖動。傳輸延遲決定了時鐘的標(biāo)稱定時要求,而抖動指標(biāo)則決定了所允許的容限。為了解釋這一關(guān)系,我們以具有1.5ns傳輸延遲的邏輯門電路為例。如果在邏輯門電路作用相同的時鐘信號,MAX5891將剛好滿足如圖2所示的建立時間。這種情況下,對于溫度漂移、時鐘或數(shù)據(jù)抖動以及器件之間存在的差異都不具備任何設(shè)計裕量。

  可以采用兩種方法對建立和時間進(jìn)行優(yōu)化,包括增加時鐘延遲、一致的引線長度等。在數(shù)據(jù)源和之間增加時鐘延遲有助于解決上述例子中的傳輸延遲問題。一致的數(shù)據(jù)源與輸入引腳之間的引線長度可以確保抖動、漂移不會使某一位進(jìn)入下一個時鐘周期。需要注意的是,我們現(xiàn)在處理的是包含多條數(shù)據(jù)線的高速數(shù)據(jù)總線,任何時刻所有位都必須滿足時序要求。

  結(jié)論

  處理高頻數(shù)據(jù)的定時面臨諸多挑戰(zhàn),解決這些難題需要設(shè)計人員或系統(tǒng)設(shè)計工程師充分理解具體信號鏈路中所有器件的規(guī)格。如果鏈路中任一器件的規(guī)格要求得不到滿足,系統(tǒng)性能將會降低。性能的降低表現(xiàn)為輸出精度的下降或限制時鐘頻率。



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