模擬設(shè)計與驗證工具現(xiàn)狀

大約從20世紀(jì)80年代起，就有許多業(yè)內(nèi)專家宣稱模擬電路已走進(jìn)死胡同，而數(shù)字應(yīng)用將在電子世界中大放異彩，包括用在通信上的集成電路（integrated circuits，ICs）。在現(xiàn)實中，當(dāng)然，現(xiàn)代化的通信系統(tǒng)同時需要將模擬及數(shù)字功能復(fù)雜地融合在一起。

不過有一個問題，比起它的數(shù)字同胞，在支持自動化能力這方面，模擬設(shè)計及驗證工具卻遠(yuǎn)遠(yuǎn)落后。其結(jié)果，模擬設(shè)計工程師的生產(chǎn)力遠(yuǎn)不及數(shù)字搭檔來得強。

就以數(shù)字集成電路設(shè)計為例，現(xiàn)代最先進(jìn)的設(shè)計環(huán)境提供了高階的自動化，即使是包含上億個晶體管的最復(fù)雜設(shè)計，也能在短短幾天內(nèi)重新轉(zhuǎn)給新的代工廠、同一座代工廠但不同的制程、甚至全新的技術(shù)節(jié)點。
相對地，缺乏自動化支持的傳統(tǒng)式模擬設(shè)計環(huán)境，代表模擬電路的制作及修改幾乎全靠人工。這樣的結(jié)果，即使把相當(dāng)簡單的模擬功能轉(zhuǎn)向新的代工廠、制程或技術(shù)節(jié)點，也要耗費6～12個月的時間。換言之，雖然尖端的數(shù)字設(shè)計已經(jīng)達(dá)到32nm的技術(shù)節(jié)點，絕大多數(shù)的模擬設(shè)計仍深陷在130nm及250nm節(jié)點的泥沼之中，那算是5～10年前的老舊技術(shù)了。

首先，本文先提出數(shù)字設(shè)計及驗證技術(shù)演進(jìn)的概觀，并說明現(xiàn)代最先進(jìn)數(shù)字設(shè)計環(huán)境在支持高階自動化上的生產(chǎn)力優(yōu)勢。本文接著提出模擬設(shè)計及驗證技術(shù)演進(jìn)的概觀，并且拿來跟數(shù)字的自動化能力做對比。
最后，本文討論了模擬工具必須予以強化以支持更高階自動化的方法；同時也闡述了現(xiàn)代化IC設(shè)計環(huán)境必須強化的方法，以具備足以支持真正的、統(tǒng)一的、全芯片混合信號設(shè)計、驗證、及實現(xiàn)的能力。

數(shù)字工具的演進(jìn)

早期的數(shù)字IC設(shè)計，約20世紀(jì)60年代初期，電子電路皆以手工建立。電路圖（原理圖）都是用紙筆及印刷模板以手繪制。這些圖面顯示邏輯門與功能的各式符號，并且用來實現(xiàn)符號之間連線的設(shè)計。

執(zhí)行“功能驗證”時，通常是一群工程師圍坐在桌子旁，通過原理圖兢兢業(yè)業(yè)地討論：“這部分我看應(yīng)該沒問題！”同樣地，進(jìn)行“時序驗證”時，典型的做法也是靠著紙和筆。最后，用來組成晶體管、電阻器及彼此之間互連的架構(gòu)都是以人工繪制而成的。

毫無疑問，這種手工藝品方式的設(shè)計極為耗時，而且很容易出錯。這種情形必須要有解決之道，于是有些公司及大學(xué)就率先跳出來，采用各種不同的研究方向。就設(shè)計獲取(design capture)而言，門級(gate-level)的“原理圖獲取”套件即在市場上開始出現(xiàn)，至于功能及時序驗證，在20世紀(jì)60～70年代初期所看到的，則是先出現(xiàn)以“事件驅(qū)動邏輯仿真器”及“靜態(tài)時序分析器”為形式的專門程序。

以抽象的門級建立數(shù)字設(shè)計，就如同使用匯編語言撰寫軟件程序一般。就執(zhí)行效率及所需的計算機內(nèi)存數(shù)量而言，匯編語言的程序或許是不錯的實施，但它需要很長時間的獲取及確認(rèn)，而且不容易轉(zhuǎn)到另一臺計算機上。同樣，門級的表示方式也需要很長的時間獲取及確認(rèn)，轉(zhuǎn)移到新的代工廠或制程／技術(shù)節(jié)點也相當(dāng)困難。

至于軟件方面，開發(fā)者的解決方案則以程序語言（如C語言）的形式，提升至另一個更高層次的抽象概念。然后，這些高級表達(dá)式可以編譯成計算機所需的機器級指令。這些高級表達(dá)式的優(yōu)點是，可容許軟件開發(fā)者迅速而精準(zhǔn)地捕捉到程序的含義，確認(rèn)其功能。同時，以C語言撰寫的程序可以很容易地轉(zhuǎn)移到其他的計算機平臺。

同樣，對于數(shù)字邏輯而言，設(shè)計工程師也開始提升至更高階的抽象概念，稱之為“寄存器傳輸層”（Register Transfer Level，RTL）。在20世紀(jì)80～90年代初期登場的“邏輯綜合”(logic synthesis)則用來將RTL表示式編譯成對應(yīng)的門級網(wǎng)表(netlist)。這項“前端”綜合技術(shù)另以“后端”的自動布局布線(place-and-route)引擎補其不足之處，后者可從門級網(wǎng)表，執(zhí)行設(shè)計的物理實現(xiàn)。

循著C語言程序在編譯后能用在不同計算機上的足跡，RTL與邏輯綜合的組合讓數(shù)字設(shè)計能更輕易地移植到新的代工廠或制程／技術(shù)節(jié)點。

模擬工具的演進(jìn)

實際上，模擬電路的計算機輔助設(shè)計與驗證工具，在早期是優(yōu)于數(shù)字電路的。模擬電子系統(tǒng)設(shè)計在剛起步的時候，電子電路完全靠人工繪制。晶體管層的電路圖完全用紙筆及印刷模板以手工繪制，再搭配基本的“紙筆”分析及驗證。

在設(shè)計由離散（獨立封裝）的元器件例如晶體管、電阻器、電容器及電感組成時，通常是建立設(shè)計的實體原型，將它放上測試平臺(test bench)，測量實際的數(shù)值，以判定性能優(yōu)異，然后參考元器件所得的數(shù)值，新增或移除所需的元器件，以達(dá)到期望的效果。

很顯然，這種方法在開始建立第一片模擬IC時并不可行，因為IC設(shè)計的工程變更代價非常昂貴。在20世紀(jì)60～70年代初期，有幾所大學(xué)及商業(yè)公司著手開發(fā)模擬仿真器。這些程序讓學(xué)生及工程師得以仿真模擬電路，而無須實際付諸行動制造。早期的幾個仿真器中，最有名的大概就是“SPICE”（Simulation Program with Integrated Circuit Emphasis），這套程序是由加州大學(xué)柏克萊分校所開發(fā)，并在70年代初期廣為流傳供大家使用。

隨著時間的演進(jìn)，模擬仿真在基本模型及算法的復(fù)雜度，以及仿真引擎的能力與表現(xiàn)上，有顯著的發(fā)展。多數(shù)今日所使用的模擬工具都發(fā)祥成形于20世紀(jì)90年代的初期與中期。和其他不同的是，這些工具的基本結(jié)構(gòu)從未試圖支持混合信號設(shè)計環(huán)境的復(fù)雜需求，一如本文稍后章節(jié)的討論。

或許更重要的是，現(xiàn)今的模擬設(shè)計及驗證工具在實質(zhì)上僅限于捕捉及模擬晶體管級的單線圖。到目前為止，有關(guān)自動化的成功案例仍屬鳳毛麟爪，例如：

● 在高階抽象概念上描述模擬功能，然后用來生成等效的晶體管級電路。
● 自動優(yōu)化模擬電路。
● 自動布局布線模擬電路。

圖1 每道制程／技術(shù)節(jié)點以人工重新設(shè)計需要耗費9～12個月

最終的結(jié)局是，模擬集成電路仍舊大多處于全定制，并以人工方式費心費力繪制。除了非常昂貴、耗時、容易出錯以外，這類晶體管級的設(shè)計型態(tài)并不容許現(xiàn)有的設(shè)計簡簡單單地就能轉(zhuǎn)換到新的代工廠或制程／技術(shù)節(jié)點。相反的是，欲移植這類型的設(shè)計需要將電路重頭開始，重新實施，耗時9～12個月是常有的事。
這也有助于說明為何最尖端的數(shù)字設(shè)計目前已邁入32nm的技術(shù)節(jié)點，但最先進(jìn)的模擬設(shè)計只在90nm節(jié)點，而且大部分的模擬設(shè)計依然深陷在130nm及250nm節(jié)點的泥沼中，那算是5～10年前的老舊技術(shù)了。

模擬自動化的要求

此處所說的要求可以簡要地說明之；如何實際達(dá)成可說非常地復(fù)雜。最低限度，強化后的模擬設(shè)計工具必須能提供與數(shù)字設(shè)計相類似的自動化及生產(chǎn)力能力。這些自動化能力應(yīng)包括但不限于以下：
● 在高階抽象概念下確認(rèn)模擬功能的能力，然后自動將表示式編譯成等價的晶體管層級。

● 自動執(zhí)行模擬精細(xì)改進(jìn)及優(yōu)化的能力。
● 自動在IC上布局模擬零組件的能力。
● 自動在IC上布線模擬零組件的能力。
● 從某制程／技術(shù)節(jié)點自動移植模擬設(shè)計制程至另一個，以及從某代工廠移植至另一家的能力。

從某方面來說，需考慮的最后一點就是所有其他點的疊合。老實說，需耗費6～12個月才能將模擬設(shè)計轉(zhuǎn)移到新的技術(shù)節(jié)點早已令人無法接受。若能透過自動化將此過程降低到僅需數(shù)天的時間，模擬功能即可享受到功耗及最新技術(shù)節(jié)點性能特征的完全優(yōu)勢。

混合信號的考慮

直到最近，大部分的集成電路在性質(zhì)上若不是純數(shù)字，就是純模擬。因此，很自然地，任何用來設(shè)計或驗證這些器件所使用的計算機輔助設(shè)計工具，都是只為數(shù)字或只為模擬的領(lǐng)域單獨設(shè)計的。

圖2 模擬/全定制的生產(chǎn)力依靠集成化和自動化的提高可以顯著地增加

初期的通信系統(tǒng)是由一大堆相當(dāng)簡單的模擬及數(shù)字IC所組成。隨著時間的歷程，為了滿足多樣化的要求，例如尺寸、成本、功率、性能及可靠度，越來越多的功能結(jié)合在越來越少的芯片上。開始只是將多種模擬功能合并在特定的模擬芯片上，將多種數(shù)字功能合并在數(shù)字芯片上。直到最近，終于將模擬及數(shù)字功能結(jié)合在單一的混合信號裝置上。

經(jīng)過這些年的發(fā)展，雖然傳統(tǒng)的模擬與數(shù)字設(shè)計及驗證工具，在容量及性能上已有長足地進(jìn)步，但其最基本的底層架構(gòu)大部分仍是以20世紀(jì)90年代中期的技術(shù)為基礎(chǔ)，而這些工具依舊專注在模擬或數(shù)字的領(lǐng)域。舉一個簡單的例子，模擬與數(shù)字的工具及流程使用不同的數(shù)據(jù)庫，因此這兩個領(lǐng)域之間的交互非常困難。其結(jié)果是數(shù)字及模擬的設(shè)計團(tuán)隊向來都是井水不犯河水，甚少關(guān)注對方倒底是在研究什么。

即使是現(xiàn)代“最先進(jìn)”的混合信號及全定制設(shè)計環(huán)境，數(shù)字與模擬團(tuán)隊大多還是各自獨立作業(yè)，甚少涉足到對方的領(lǐng)域中。在芯片最后整合(chip finishing)的階段，也就是將模擬模塊和數(shù)字模塊擺放在一起并走線的時候，兩個團(tuán)隊才首次見面并互相介紹認(rèn)識，這種情況并不罕見。

芯片最后整合通常是以人工的方式執(zhí)行，其中發(fā)生在芯片投片之前的就有許多工作。由于缺少自動化，芯片最后整合活動及動作常常不能反饋回原來的模塊設(shè)計，這有可能導(dǎo)致成為下一代芯片在設(shè)計重用上產(chǎn)生問題。

總結(jié)

最近幾年，市場上的需求著眼在通信系統(tǒng)日益增加的性能上，而且?guī)捳员稊?shù)的速度成長，然而許多產(chǎn)業(yè)觀察家相信，目前所看到的只不過是“冰山一角”。為了滿足目前及未來的需求，進(jìn)入21世紀(jì)，模擬設(shè)計與驗證工具必須在本文前述的自動化能力上努力奮進(jìn)。然而，靠著孤立的方式強化模擬工具是不夠的；真正的要求將是一個真實、統(tǒng)一、全芯片的混合信號設(shè)計，以及驗證的環(huán)境。首先，所有的模擬與數(shù)字設(shè)計，以及驗證引擎應(yīng)使用統(tǒng)一的數(shù)據(jù)庫。其次，環(huán)境必須提供最大的容量及性能，例如將整個全芯片的數(shù)據(jù)在一分鐘之內(nèi)加載，并在短短數(shù)秒之內(nèi)重新繪制所有的模擬及數(shù)字層。第三，環(huán)境必須支持極為精確的寄生參數(shù)提取及全芯片混合信號仿真與分析。第四，在芯片最后整合階段，環(huán)境必須支持自動全域布線。

通信業(yè)正在迅速接近這樣一個危機，就是需要快速設(shè)計和制造大型復(fù)雜的混合信號器件方面的能力。當(dāng)今最先進(jìn)集成電路的設(shè)計師需要所有這些能力，他們現(xiàn)在就需要！