陣列式集成電感的研究與應(yīng)用

O 引言
信息產(chǎn)業(yè)的迅猛發(fā)展，不僅為電源行業(yè)提供了巨大的市場和快速的發(fā)展動力，同時(shí)也對電源裝置的體積、重量、效率、輸出動態(tài)性能以及系統(tǒng)的可靠性等提出越來越高的要求。隨著微電子技術(shù)、表面安裝技術(shù)的采用和不斷發(fā)展完善，短、小、輕、薄已經(jīng)成為衡量當(dāng)今開關(guān)電源產(chǎn)品的重要標(biāo)志。采用集成磁技術(shù)町以顯著降低磁性元件的高度，減小磁性元件的體積和重量，并且能夠提高磁性元件的功率密度及開關(guān)電源的性能。在開關(guān)電源技術(shù)領(lǐng)域中，近年來，人們對集成磁技術(shù)的研究越來越重視，致力于研發(fā)集成磁性組件，推動電源技術(shù)的進(jìn)步。目前，集成磁技術(shù)已成為電力電子領(lǐng)域的一個(gè)重要研究方向。磁集成的方法很多，但大多都是從磁路變換出發(fā)，把各個(gè)分立磁件從結(jié)構(gòu)上集中在一起，利用一個(gè)整體磁芯作磁路，從而實(shí)現(xiàn)磁集成的目的。本文反其道而行之，將整體磁芯分割成塊狀，變成陣列式結(jié)構(gòu)，而后探討電感與電感的集成，為進(jìn)一步實(shí)現(xiàn)開關(guān)電源短、小、輕、薄，提高電源的動態(tài)性能及功率密度而提供技術(shù)支持。

l 陣列式集成電感的磁路結(jié)構(gòu)，磁集成原理及等效磁路、電路
1．1 陣列式集成電感的結(jié)構(gòu)
陣列式集成電感的結(jié)構(gòu)示意圖如圖1所示。

陣列式集成電感的磁路是由4個(gè)U型磁芯分別構(gòu)成的磁路組合而成的(U型磁芯構(gòu)成的單元稱為“矩陣單元”)。4個(gè)繞組N1、N1′和N2、N2′成十字結(jié)構(gòu)，分別繞在相鄰兩個(gè)磁芯的磁柱上。N1和N1′繞組異名端連接作為電感L1的繞組ab；N2和N2′繞組異名端連接作為電感L2的繞組cd。繞組電流及磁通方向如圖1所示。
1．2 陣列式集成電感的等效磁路及磁集成原理
設(shè)圖l中每個(gè)獨(dú)立磁路磁阻為R，陣列式集成電感的等效磁路如圖2所示。繞組N1產(chǎn)生的磁通φ1分別交鏈兩個(gè)磁路：磁路l一4―5和l一2―6；繞組N1′產(chǎn)生的磁通φ1′也分別交鏈兩個(gè)磁路：磁路3―8―4和3―7―2。對于繞組N2、繞組N1及N1′交鏈繞組N2的總磁通為

同理，對于繞組N2′、繞組N1及N1′交鏈繞組N2的總磁通為

式(3)及(4)說明，若取φ1=φ1′，無論在何種情況下，繞組N1及N1′的磁通均不交鏈繞組N2和N2′，即繞組N1及N1′工作不影響繞組N2和N2′?？紤]到

式(7)說明，只要繞組N1和N1′匝數(shù)相同，即可使繞組N1及N1′工作不影響響繞組N2和N2′。由于陣列式集成電感等效磁路的劉稱性，同理有，當(dāng)取時(shí)，繞組N2和N2′的磁通亦不交鏈繞組N1及N1′，即只要繞組N2和N2′匝數(shù)相同，繞組N2及N2′工作亦不影響繞組N1和N1′，這樣電感L1和L2便實(shí)現(xiàn)了解耦集成。
1.3 陣列式集成電感等效電路
陣列式集成電感是4個(gè)矩陣單元的組合，因此陣列式集成電感的等效電路可以看作是4個(gè)矩陣單元等效電路的電路組合。圖1中細(xì)線框內(nèi)矩陣單元可以看成是一個(gè)耦合電感，其等效磁路、對偶圖和等效電路如圖3(a)～圖3(c)，其余3個(gè)矩陣單元等效電路亦為圖3(c)。將4個(gè)矩陣單元等效電路通過電路連接在一起就得到了陣列式集成電感等效電路如圖4所示。

從圖4可以得到cd端子開路時(shí)L1的電感(對應(yīng)端口 ah)為

從而可計(jì)算出I2的電感(對應(yīng)端口cd)為

即為4個(gè)陣列式集成電感矩陣單元各自電感之和。
1．4 陣列式集成電感上再集成電感L3與L4
通過對陣列式集成電感進(jìn)一步分析，還可通過完全抵消繞組問的耦合作用及改變電路的連接方式而再集成電感。圖5足在陣列式集成電感上再集成電感L3(端口ef)的結(jié)構(gòu)示意圖。圖6是在陣列式集成電感上再集成L3和L4(gh端口)的結(jié)構(gòu)示意圖。為了允分利用磁路，只集成3個(gè)電感時(shí)，可將h和e端了連接起來，利用端子ge輸出構(gòu)成L3。

2 陣列式集成電感的仿真驗(yàn)證及其應(yīng)用
2.1 陣列式集成電感等效電路仿真
為了驗(yàn)證陣列式集成電感的解耦集成原理，利用Saber仿真軟件對陣列式集成電感進(jìn)行了仿真研究，圖7分別為在圖4中端子ab的L1上加幅值為10V，頻率為100 kHz的正弦波及方波時(shí)的仿真波形。圖7中vin是電感L1外加電壓波形，vo是電感L2輸出電壓波形。從圖7中可見，當(dāng)電感L1端子施加正弦波或方波時(shí)，電感L2輸出電壓波形為零，這說明電感L1和L2實(shí)現(xiàn)了解耦。

2．2 陣列式集成電感的應(yīng)用
圖8是基于陣列式集成電感的Cuk變換器輸入和輸出實(shí)驗(yàn)電壓波形。Cuk變換器中兩個(gè)電感Ll=L2=25μH，開關(guān)管觸發(fā)頻率為100kHz，輸入電壓10．1V。通過實(shí)驗(yàn)波形可見基于陣列式集成電感的Cuk變換器和基于分立電感的的Cuk變換器具有相同的性能。

2.3 陣列式集成電感的平面化
為了達(dá)到集成電感輕、小、薄的目的，將電感繞組印制在PCB電路板上，PCB板上開有孔洞以安裝UI型磁芯，圖9是由兩個(gè)電感構(gòu)成的陣列式平面集成電感立體結(jié)構(gòu)圖。

3 結(jié)語
本文提出的陣列式集成電感是將傳統(tǒng)的一幅磁芯進(jìn)行分割。變成陣列式結(jié)構(gòu)，再利用解耦集成方法將多個(gè)電感集成在一起。分析了解耦集成原理，推導(dǎo)了等效電路，并把陣列式集成電感應(yīng)用于Cuk變換器。仿真和實(shí)驗(yàn)表明陣列式集成電感和多個(gè)分立電感一樣具有相同的性能。為使陣列式集成電感達(dá)到了輕、小、薄的目的，本文又將其平面化，陣列式及平而化結(jié)構(gòu)有利于集成電感的散熱，降低了陣列式集成電感的損耗，提高了電源整機(jī)效率。