13.2A 50mW的帶通SD ADC

     圖1　兩個超外差式接收機的后端

圖2　ADC的方框簡圖

圖3　ADC的電路圖

圖1對將一個中頻信號進行數(shù)字化的兩種方法進行對比。第一種方法需要幾種大功率的模塊，即，可變增益放大器(

圖2是較詳細的ADC結(jié)構(gòu)。鑒于上述討論，低噪放(LNA)加混頻器的跨導(dǎo)視為gm=10mA/V。低噪放加混頻器的輸出電流2mApp直接作為ADC的輸入，而沒有經(jīng)過不必要的I-V或V-I轉(zhuǎn)換。8個元件的電流型DAC(IDAC)的電流減去反饋數(shù)字輸出電流，生成一個驅(qū)動LC諧振電路的誤差電流。LC諧振電路由兩個外部5.6mH的電感和一個電容組成。通過一個9位片上電容陣列將電容值微調(diào)到所需值的1%以內(nèi)。LC諧振電路在相關(guān)頻帶內(nèi)的有效阻抗為Z=6KW，此阻抗將造成12VPP的電壓擺動，如果不是來自于IDAC的反饋，IDAC的反饋只能導(dǎo)致以下的電壓擺動。前端電路較大的有效增益為gmZ=60，當(dāng)?shù)驮敕庞休斎胄盘枙r，會使ADC后端的噪聲由減少到只有。由于此噪聲比低噪放/混頻器的輸入噪聲低8dB，因此，ADC的后端對IC噪聲特性的影響不大。由于LC諧振電路不產(chǎn)生噪聲，加之無失真和不耗電，因此，LC諧振電路是帶通SD ADC中理想的第一諧振器。

圖4　時SFT和NTF圖

圖5  fIF="103".25MHz，fLO=100MHz，fCLK=26MHz，OSR=48 時的帶內(nèi)頻譜

圖6　fIF=273MHz，fLO=269MHz，fCLK=32MHz時SNR與輸入功率的關(guān)系

VGA通常用于當(dāng)信號較弱時，通過增益來降低ADC的輸入噪聲。但是，圖2中的VGA是ADC的一個內(nèi)部元件，它的主要目的是當(dāng)信號較弱時降低功率消耗。為了平衡大信號的電流，IDAC元件的總電流必須為2mA，但是當(dāng)信號較弱時，元件的電流可以降低(本方案中降低了1/4)，以節(jié)省功耗。全面地改變IADC可以相應(yīng)地改變ADC，使AGC功能得以實現(xiàn)。全面地降低IDAC可以減小ADC后端的信號擺動，并且利用圖中的可變增益元件使電路得到最有效的補償。為了保持調(diào)制器的動態(tài)范圍，VGA的增益會隨IDAC的全面波動而反向變動。VGA作為一個其gm值可變的模塊，通過改變非退化雙極結(jié)型晶體管(BJT)差分對中的拖尾電流來控制。
 
ADC的第二個諧振器也使用了一個LC諧振電路。圖3中的VGA和有源RC諧振器消耗2mA的電流，并且不需外部元件就能滿足第二級動態(tài)范圍的要求?？删幊屉娙蓐嚵锌梢詫崿F(xiàn)RC諧振器的調(diào)諧。為使諧振器的Q值較高、漂移量較低，ADC的第三級使用一個開關(guān)電容諧振器。有源RC諧振器功耗較低，但是其Q值較低，漂移量較大，必須使用第四級諧振器。通過調(diào)整SC諧振器的Q值和漂移量，使其耗電為1mA。由于開關(guān)電容這一級工作在離散時間，此調(diào)制器的混疊保護性能不如時間連續(xù)系統(tǒng)的好，盡管如此，混疊衰減仍大于80dB。
如圖4所示，調(diào)制器的通帶設(shè)計為fCLK/8，較好地協(xié)調(diào)了期望噪聲密度和測量噪聲密度。同時，圖4描述了一個信號傳遞函數(shù)(STF)。所測量的STF很平坦，在大約500KHz的范圍內(nèi)，每100KHz下降0.1dB。

圖5中過采樣率OSR=48，時鐘頻率fCLK=26MHz時，輸出頻譜的信噪比(SNR)為81dB，非雜散的動態(tài)范圍為103dB。圖6表示fCLK=32MHz時，OSR=48的動態(tài)范圍為90dB；OSR=960的動態(tài)范圍為105dB。