基于ISE設計提供低功耗FPGA解決方案

布線

一旦將邏輯塊分配到FPGA上的物理位置，我們就必須為各塊之間的連接進行布線。布線器采用一種協商擁擠布線算法，該算法在初始迭代中允許信號間短路。在后續(xù)迭代中，對短路的產生逐漸加大處罰，直到僅剩一個信號使用布線導體。對時間關鍵型連接布線的方式，應盡量縮短其延遲，這涉及密集型的RC延時計算。不過，大多數連接并非時間關鍵型。 在功耗監(jiān)控型布線器中，我們選擇優(yōu)化這類非關鍵型連接的電容。為達到這一目的，我們針對非時間關鍵型連接修改了布線器的成本函數，以便考慮電容，這與上述根據其他因素(如估算的延遲或不足)的方法截然相反。

該布線圖中的每個節(jié)點表示一個布線導體或邏輯塊引腳，每條邊線表示一個可編程布線開關。布線器必須在源引腳和目標引腳之間選擇一條路徑。圖中各節(jié)點內部所示為該節(jié)點的原始成本和電容成本。若要盡量降低原始成本，源引腳和目標引腳之間的布線就應采納藍色路徑。然而，在功耗監(jiān)控型流程中，布線器會使用綠色路徑，因為這條路徑的總體電容較低。

功耗監(jiān)控型布局與布線的結果

我們使用傳統(tǒng)布局布線流程和上述功耗型流程兩種方法，對一組工業(yè)設計進行了布局布線。這些設計的初始輸入附加一個基于線性反饋移位寄存器(LFSR-based)的偽隨機矢量生成器，從而增加了內置的自動輸入矢量生成功能。這樣，無需大量使用外部波形就能完成動態(tài)功耗的板級測量。

我們把這些工業(yè)設計映射到了Spartan-3、Viitex-4和Viltex-5器件中。結果顯示，動態(tài)功耗降低率對于Spartan-3FPGA達14%，對于Virtex_4FPGA達11%，對于Virtex-5FPGA達12%。就所有設計平均而言，動態(tài)功耗降低率對于Spartan-3FPGA為12%，對于Virtex-4FPGA為5%，對于Virtex-5FPGA為7%。就所有系列平均而言，速度性能下降在3%和4%之間。我們隊為，這樣小的性能損失在注重功耗的設計中是可以接受的?？紤]到這些僅僅是軟件修改的初始結果，我們認為所取得的功耗效益是令人振奮的。

降低邏輯塊內部功耗

本文討論的布局和布線優(yōu)化旨在降低互連架構中的功耗。我們還設計了一種降低邏輯塊內部功耗的方法，尤其是在未使用全部查找表(LUT)時，降低LUT中的功耗。K個輸入的LUT是小存儲器，只用幾個K輸入即可實現任意邏輯功能。圖3所示為用一個假設的三輸入LUT(輸入A1、A2和A3)實現二輸入邏輯與功能的過程。多路復用器樹左側的LUTSRAM所示內容為邏輯與的真值表。

通常，未使用的輸入作為無關項處理，假設為0或1。所以，為了在圖3所示的情況下說明這一點，Xilinx軟件在LUTSRAM存儲器內容的上下兩半部分中重復了該邏輯功能?？蛻粼O計中經常出現未使用的LUT輸入，特別是Virtex-5設計，它的LUT有六個輸入。

為了評價在工業(yè)設計上進行的這一優(yōu)化，我們進行了板級功耗測量，發(fā)現動態(tài)功耗節(jié)省了幾個百分點。這些結果說明大有前途，因為可以在布線后進行優(yōu)化，不會造成面積或性能損失，從這種意義上講，這種優(yōu)化是免費的。

結語

結果顯示，在通過Xilinx ISE設計工具降低功耗方面已經取得長足的進步。在使用軟件進一步降低功耗方面，我們認為前景一片光明。注重降低功耗的解決方案由功耗監(jiān)控型CAD算法和功耗優(yōu)化器件(如Virrex-5FPGA)組成，這一成功事例令人鼓舞。低功耗軟硬件的不斷進步將為Xilinx FPGA打開進入新興功耗敏感型市場的大門。